第二章系统结构设计 中。 表2.1各类模数转换器的结构特点 结构 速度 精度 功耗 典型应用 全并行 快 低 高 通信、雷达、高速数据读 内插式 快 低 较高 取 两步式 折叠式 较快 中等 中等 数据通信、视频等 流水线 逐次比较型 算法型 中等 较高 较低 音频、自动控制、仪表等 积分型 过采样型 较慢 高 中 音频、通信、精密测试等 可见，在数据转换速率较高的场合（几十MHz以上）可以采用全并行，内插型， 两步式，折叠式，流水线等模数转换器结构。结合高速高精度的设计要求，流水 线式模数转换器在几个约束条件之间折中，而且功耗相对较低，因此也是本文要 关注的重点。 2.2.1全并行结构模数转换器 全并行结构的模数转换器最早出现于1959年，这种转换器的特点是结构十 分简单，而且速度非常快，缺点是分辨率不高，一般在10比特以下。因此在目 前的情况下，这种结构主要应用在高速、中等分辨率领域。 基本的全并行模数转换器通常是由21个并行比较器、参考电压和二进制 译码电路组成的。基准间隔为Vs/2”(即LSB)。如图2.1所示。该电路采用并 行比较方式，模拟输入信号送入每个比较器，并于电阻分压网络提供的参考电压 分别进行比较，然后把比较结果输入优先编码的译码器进行编码，并最终输出N 位二进制代码。这种结构的模数转换器实现一次变化只需要比较一次，所以其变 换速度非常快，但是其缺点也是十分明显的，那就是需要的比较器的个数(2”1) 将随着转换器的位数n的增加而指数增加。对于一个10比特全并行结构的模数转 换器，需要1023个比较器，这将消耗相当可观的功耗，占有的芯片面积和输入 电容也与分辨率成指数关系；其次，如此多的比较器都要靠一个采样/保持电路 驱动，相当于采样/保持电路带了一个非常大的电容，这将使其建立时间显著增 加，从而使AD转换器的速度变慢；第三，每一个比较器的失调误差和电阻之间 的匹配误差都将在AD转换器中引入非线性误差，因此必须控制在1/2LSB 6
第二章 系统结构设计 中。 表2.1 各类模数转换器的结构特点 结构 速度 精度 功耗 典型应用 全并行 内插式 快 快 低 低 高 较高 通信、雷达、高速数据读 取 两步式 折叠式 流水线 较快 中等 中等 数据通信、视频等 逐次比较型 算法型 积分型 中等 较高 较低 音频、自动控制、仪表等 过采样型 较慢 高 中 音频、通信、精密测试等 可见，在数据转换速率较高的场合(几十MHz以上)可以采用全并行，内插型， 两步式，折叠式，流水线等模数转换器结构。结合高速高精度的设计要求，流水 线式模数转换器在几个约束条件之间折中，而且功耗相对较低, 因此也是本文要 关注的重点。 2.2.1 全并行结构模数转换器 全并行结构的模数转换器最早出现于 1959 年，这种转换器的特点是结构十 分简单，而且速度非常快，缺点是分辨率不高，一般在 10 比特以下。因此在目 前的情况下，这种结构主要应用在高速、中等分辨率领域。 基本的全并行模数转换器通常是由 2n -1 个并行比较器、参考电压和二进制 译码电路组成的。基准间隔为VFS/2n （即LSB）。如图 2.1 所示。该电路采用并 行比较方式，模拟输入信号送入每个比较器，并于电阻分压网络提供的参考电压 分别进行比较，然后把比较结果输入优先编码的译码器进行编码，并最终输出N 位二进制代码。这种结构的模数转换器实现一次变化只需要比较一次，所以其变 换速度非常快，但是其缺点也是十分明显的，那就是需要的比较器的个数（2n -1） 将随着转换器的位数n的增加而指数增加。对于一个 10 比特全并行结构的模数转 换器，需要 1023 个比较器，这将消耗相当可观的功耗，占有的芯片面积和输入 电容也与分辨率成指数关系；其次，如此多的比较器都要靠一个采样/保持电路 驱动，相当于采样/保持电路带了一个非常大的电容，这将使其建立时间显著增 加，从而使A/D转换器的速度变慢；第三，每一个比较器的失调误差和电阻之间 的匹配误差都将在A/D转换器中引入非线性误差，因此必须控制在 1/2LSB 6
第二章系统结构设计 S/H Vref+ B(0) B(1) B(2) 1 Analog 0、Digital Reference Binary output Voltage Encode 1 B(23) B(2-2) B(2-1) Comparator Vref- 图2.1全并行AD转换器 之内，对于一个10比特精度的AD转换器来说，要将误差控制在范围内是相当 困难的，因此，比较器的输入失调限制了全并行模数转换器所能达到的分辨率。 为了提高它的分辨率，可以采取一些补偿措施，如采用自校零技术等。但是分辨 率的提高是以速度的降低为代价的。所以，在CMOS工艺中，这种结构主要用 来设计高速、中低分辨率的ADC。 2.2.2两步式模数转换器 为了提高分辨率，并能保持较高的转换速率，在全并行模数转换结构的基础 上，两步式结构模数转换器被提出，它的体系结构如图2.2所示。这种A/D转 换器由一个采样/保持放大器(SHA)、两级位数相同的全并行模数转换器（分别 用于高位和低位量化)、一个D/A转换器和一个减法器构成。全并行结构只需一 步就得到完整的一组数据，而它一共需要两步才能产生一组数据。 在第一步，采样/保持电路输入信号，在保持阶段，第一个模数转换器对信号 进行量化，产生高位的数据(MSB),然后一个D/A转换器把这个数据变回到模拟 1
第二章 系统结构设计 Binary Encode Comparator S/H B(0) B(2) B(2n -3) B(2n -2) B(2n -1) B(1) 1 Digital output Vin Vref+ VrefAnalog Reference Voltage 0 1 图 2.1 全并行 A/D 转换器 之内，对于一个 10 比特精度的 A/D 转换器来说，要将误差控制在范围内是相当 困难的，因此，比较器的输入失调限制了全并行模数转换器所能达到的分辨率。 为了提高它的分辨率，可以采取一些补偿措施，如采用自校零技术等。但是分辨 率的提高是以速度的降低为代价的。所以，在 CMOS 工艺中，这种结构主要用 来设计高速、中低分辨率的 ADC。 2.2.2 两步式模数转换器 为了提高分辨率，并能保持较高的转换速率，在全并行模数转换结构的基础 上，两步式结构模数转换器被提出，它的体系结构如图 2.2 所示。这种 A/D 转 换器由一个采样/保持放大器(SHA) 、两级位数相同的全并行模数转换器（分别 用于高位和低位量化）、一个 D/A 转换器和一个减法器构成。全并行结构只需一 步就得到完整的一组数据，而它一共需要两步才能产生一组数据。 在第一步，采样/保持电路输入信号,在保持阶段,第一个模数转换器对信号 进行量化,产生高位的数据（MSB），然后一个 D/A 转换器把这个数据变回到模拟 7
第二章系统结构设计 信号，并与输入的模拟信号相减。在第二步，减出的余量送入第二级模数转换器 中量化，并产生低位的数据(LSB)。最终输出的数据由高位数据和低数据位组 Analog In 0 Flash SHA ADC Flash DAC ADC MSB LSB 工 Digital Out 图2.2两步式A/D转换器 成。由于低位数据的产生要经过两次A/D变换，因此两步式结构的转换时间要比 全并行的结构长一些，但仍然是非常快的。然而，由于两步快闪需要的比较器远 远少于同样位数的全快闪结构，因此大大地节省了功耗和芯片面积（例如，同样 是10位分辨率，全快闪需要1023个比较器，而两步快闪由于每一个的比较位数 都是5位，所以仅需要31+31=62个)。 两步式模数转换器的主要优点是减少了比较器的数目，因此它消耗的功耗、 占有的芯片面积和输入电容都比全并行的模数转换器小。不过，由于两次子模数 转换都需要在采样保持电路的保持周期进行，因此需要三个时钟周期完成一次转 换，整体转换周期长，转换速率不高：信号在通信中没有增益，第二级比较器精 度要求较高，不利于设计。两步快闪结构经常被用于8位以上分辨率的高速应用 中。 为了改进两步式结构的不足，图2.3是一种改进的两步式结构，与图2.2的 结构相比，它在余量输出和低位子模数转换器之间增加了一个采样/保持电路， 并在高位的数据输出之后增加了一个延迟单元。两个采样/保持电路在同步时钟 控制下工作。在第一个周期，输入采样/保持电路(SH1)对模拟输入信号采样， 并把采样到的值保持到余量计算完成，完成高位数据的量化：在第二个周期，级 间保持电路(SH2)保持余量值，同时低位AD转换器对余量进行变换。 显然，由于增加了级间采样/保持电路，在低位AD转换器进行转换的同时， 输入采样电路可以进行下一次采样。这样，高位和低位快闪被级间采样/保持电 路分成了两级，分别独立地进行高位和低位转换，因此使速度比改进前提高了近 8
第二章 系统结构设计 信号，并与输入的模拟信号相减。在第二步，减出的余量送入第二级模数转换器 图 2.2 两步式 A/D 转换器 中量化，并产生低位的数据（LSB）。最终输出的数据由高位数据和低数据位组 成。由于低位数据的产生要经 式结构的转换时间要比 占有 了改进两步式结构的不足，图 2.3 是一种改进的两步式结构，与图 2.2 的 结构 时， 输入 Flash ADC Analog In + - MSB LSB Digital Out SHA DAC Flash ADC 过两次 A/D 变换，因此两步 全并行的结构长一些，但仍然是非常快的。然而，由于两步快闪需要的比较器远 远少于同样位数的全快闪结构，因此大大地节省了功耗和芯片面积（例如，同样 是 10 位分辨率，全快闪需要 1023 个比较器，而两步快闪由于每一个的比较位数 都是 5 位，所以仅需要 31+31=62 个）。 两步式模数转换器的主要优点是减少了比较器的数目，因此它消耗的功耗、 的芯片面积和输入电容都比全并行的模数转换器小。不过，由于两次子模数 转换都需要在采样保持电路的保持周期进行，因此需要三个时钟周期完成一次转 换，整体转换周期长，转换速率不高；信号在通信中没有增益，第二级比较器精 度要求较高，不利于设计。两步快闪结构经常被用于 8 位以上分辨率的高速应用 中。 为 相比，它在余量输出和低位子模数转换器之间增加了一个采样/保持电路， 并在高位的数据输出之后增加了一个延迟单元。两个采样/保持电路在同步时钟 控制下工作。在第一个周期，输入采样/保持电路（SH1）对模拟输入信号采样， 并把采样到的值保持到余量计算完成，完成高位数据的量化；在第二个周期，级 间保持电路（SH2）保持余量值，同时低位 A/D 转换器对余量进行变换。 显然，由于增加了级间采样/保持电路，在低位 A/D 转换器进行转换的同 采样电路可以进行下一次采样。这样，高位和低位快闪被级间采样/保持电 路分成了两级，分别独立地进行高位和低位转换，因此使速度比改进前提高了近 8
第二章系统结构设计 一倍。由于对高位和低位的转换相差一个周期，为了保证数据同步，要在高位数 据后加一个移位寄存器对其延迟。这样，在模拟输入信号和数字输出信号之间会 Analog In 0 SHI SH2 Flash Flash 名 Delay Cell MSB LSB 图2.3改进型两步式AD转换器 有2个周期的延迟，这个延迟被称为转换器的“latency”。 上面的这种操作方式就是所谓的流水线操作方式，改进的两步式模数转换器 的结构其实就是流水线模数转换器的雏形。它克服了两步快闪结构上的缺陷，充 分地利用了硬件资源，使速度和精度达到了几乎完美的优化。 2.2.3流水线模数转换器 1987年，第一个单片集成的CMOS流水线AD转换器被设计成功。此后的 十几年，这种结构获得了不断的改进，成为高速、高精度AD转换器的主流产 品。 流水线型ADC主要是针对全并行ADC的上述缺点，在改进两步式模数转换 器的基础上面，把模数变换分成了几个子变换部分来实现。如图2.4所示，流水 线结构模式周期由m级流水线来构成，每一级都包含采样保持电路、低分辨率的 子模数转换器、子数模转换器电路、余量和增益电路（最后一部分没有DAC)。 电路工作时，前一级采样保持电路采集的样本信号一路送入与其配套的子模 数转换器变为k位二进制数字信号，另一路送入减法器与相应k位的子数模转换 电路的输出信号相减，其结果经过放大后送入下一级采样保持电路，接着实现与 前一级相同的运算与变换过程。最后，由数字误差校正电路对每部分子模数转换 器输出的数字信号统一进行校正，并最终输出位二进制代码信号。由于每级都 有内部的采样保持电路，所以它们能同时进行数据的转换，这就保证了流水线模 数转换器每个时钟周期产生一次转换输出。 从整个转换过程来看，流水线工作方式可以看作是串行的，但就每一步转换 来看，是并行工作的。因而总的最大转换速率取决于单级电路的最大速度，而且
第二章 系统结构设计 一倍。由于对高位和低位的转换相差一个周期，为了保证数据同步，要在高位数 据后加一个移位寄存器对其延迟。这样，在模拟输入信号和数字输出信号之间会 图 2.3 改进型两步式 A/D 转换器 个延迟被称为转换器的“latency” Flash ADC Delay Cell Analog In + - n1 n2 MSB SH1 DAC Flash ADC SH2 LSB 有 2 个周期的延迟，这 。 两步式模数转换器 的结 1987 年，第一个单片集成的 CMOS 流水线 A/D 转换器被设计成功。此后的 十几 水线型 ADC 主要是针对全并行 ADC 的上述缺点,在改进两步式模数转换 器的 数转 以看作是串行的，但就每一步转换 来看 上面的这种操作方式就是所谓的流水线操作方式，改进的 构其实就是流水线模数转换器的雏形。它克服了两步快闪结构上的缺陷，充 分地利用了硬件资源，使速度和精度达到了几乎完美的优化。 2.2.3 流水线模数转换器 年，这种结构获得了不断的改进，成为高速、高精度 A/D 转换器的主流产 品。 流 基础上面，把模数变换分成了几个子变换部分来实现。如图 2.4 所示，流水 线结构模式周期由 m 级流水线来构成，每一级都包含采样保持电路、低分辨率的 子模数转换器、子数模转换器电路、余量和增益电路(最后一部分没有 DAC)。 电路工作时,前一级采样保持电路采集的样本信号一路送入与其配套的子模 换器变为 k 位二进制数字信号,另一路送入减法器与相应 k 位的子数模转换 电路的输出信号相减,其结果经过放大后送入下一级采样保持电路,接着实现与 前一级相同的运算与变换过程。最后,由数字误差校正电路对每部分子模数转换 器输出的数字信号统一进行校正,并最终输出 n 位二进制代码信号。由于每级都 有内部的采样保持电路，所以它们能同时进行数据的转换，这就保证了流水线模 数转换器每个时钟周期产生一次转换输出。 从整个转换过程来看，流水线工作方式可 ，是并行工作的。因而总的最大转换速率取决于单级电路的最大速度，而且， 9
第二章系统结构设计 总的转换速率与流水线结构的级数没有关系。 Analog Pipeline Pipeline Pipeline Pipeline Input Stage 1 Stage 2 Stage n-1 Stage n SUBADC DAC 图2.4流水线结构模数转换器 总之，流水线模数转换器所完成的功能就是一个不断地求商取余数，并把余 数放大相应的倍数，然后重复相同的操作，直到达到最终所需要的结果。 流水线结构的最大优势在于速度、精度、功耗等方面的很好的平衡，而且可 以工作在更低的电压条件下。两步式转换器虽然达到了降低硬件消耗的目的，但 它所需要的比较器数目仍然和转换器的分辨率成指数关系，而且在第二个模数转 换器中需要高精度的比较器。与两步式主要的不同之处在于：(1)流水线结构 每一级均有采样保持电路，所以各级可以同步处理，提高数据输出的效率，这也 正是流水线的概念。(2)级间放大器的增益大于1，后级的非线性效应会被前 级的增益所衰减，降低后极电路的要求以进一步优化功耗和面积。(3)数字校正算 法和冗余自校正的技术，可以把电路非理想因素队线性的影响减到最小，放宽对 比较器失调的要求，可以采用动态比较器减小功耗。 基于以上的这些特点，流水线型模数转换在保持较高转换速率的同时，其电 路规模和功耗与分辨率接近线性关系而不是随分辨率提高大幅指数增加。 2.3流水线模数转换器的体系结构 流水线结构的基本思想就是把总体上要求的转换精度平均分配到每一级，每 一级的转换结果合并在一起可以得到最终的转换结果。流水线结构的转换率几乎 与级数无关。 每一级可以有不同的位数。最简单的是1位，每一级只要1个比较器，缺点是 没有校准位：对于7位以上精度的转换器，必须要有校准功能。每一级的冗余放 大器放大输入信号与D/A转换器的输出信号的差值电压是整个电路的主要瓶颈： o
第二章 系统结构设计 总的转换速率与流水线结构的级数没有关系。 Pipeline Stage 1 Pipeline Stage 2 Pipeline Stage n-1 Pipeline Stage n Analog Input SUBADC DAC + - k 2k 图 2.4 流水线结构模数转换器 总之，流水线模数转换器所完成的功能就是一个不断地求商取余数，并把余 数放 且可 以工 转换速率的同时,其电 路规 流水线结构的基本思想就是把总体上要求的转换精度平均分配到每一级,每 一级 有不同的位数。最简单的是1位，每一级只要1个比较器，缺点是 没有 大相应的倍数，然后重复相同的操作，直到达到最终所需要的结果。 流水线结构的最大优势在于速度、精度、功耗等方面的很好的平衡，而 作在更低的电压条件下。两步式转换器虽然达到了降低硬件消耗的目的,但 它所需要的比较器数目仍然和转换器的分辨率成指数关系，而且在第二个模数转 换器中需要高精度的比较器。与两步式主要的不同之处在于：（1）流水线结构 每一级均有采样保持电路，所以各级可以同步处理，提高数据输出的效率，这也 正是流水线的概念。（2）级间放大器的增益大于 1，后级的非线性效应会被前 级的增益所衰减,降低后极电路的要求以进一步优化功耗和面积。(3)数字校正算 法和冗余自校正的技术,可以把电路非理想因素队线性的影响减到最小,放宽对 比较器失调的要求，可以采用动态比较器减小功耗。 基于以上的这些特点,流水线型模数转换在保持较高 模和功耗与分辨率接近线性关系而不是随分辨率提高大幅指数增加。 2.3 流水线模数转换器的体系结构 的转换结果合并在一起可以得到最终的转换结果。流水线结构的转换率几乎 与级数无关。 每一级可以 校准位；对于7位以上精度的转换器，必须要有校准功能。每一级的冗余放 大器放大输入信号与D/A 转换器的输出信号的差值电压是整个电路的主要瓶颈； 10