24 超大规樸集成电路与系统导论 图2,21(b)的情况相反，此时输人x=1。pFET Mp截止而Mn导通。互补对这个名称即来源 于此：当一个FET导通时另一个则截止。这一工作情形的重要特点是nFET与pFET的电气 特性恰好相反，这可以直接看成一种耦合的开关方式。 f(x)=NOT(x)= 至o Mp导通 p裁止 pFET X= Mm截止 n导通 Mn nFFT 至 (a)x=0输入 b)x=!输入 图2.20CMOS互补对 图2.21互补对的工作情形 既然了解了MOS逻辑门的整个结构和互补对的构想，就有了构建和分析基本逻辑门电 路所需要的全部概念。 2.3.1非门(NOT门】 非(NOT)或反相(NVERT)函数在最简单的布尔运算中经常用到。对于一个输人x产 生输出f(x) f(x)=NOT(x)= (2.32) 即 若x=0则元=1 (2.33) 若x=1则灭=0 它定义了非门的含义。非门的逻辑符号及真值表见图2.22，以供后用。 图2.23是一个CMOS非门。它的构建采用与图2.7讨论开关电路时所用的相同概念。 该电路用了一个MOSFET互补对，输人变量x同时控制两个晶体管。 (a)逻辑符号 (b)真值表 图2.22非门(N0T门) 图2.23CMOS非门NOT门)
第2章MOSFET辽样设计 25 CMOS非门的操作直接取决于互补对的特性。如果输人值x为0，则pFET Mp导通而 nFET Mn截止。如图2.24(a)所示，这使输出节点与电源电压VpD相连，使输出为元=1。反 之，如果x=1则Mp截止而M导通，输出于是与接地节点相连，使元=0，这可以通过 图2.24(b)的电路验证。显然，这个简单的电路确实提供了反相操作。它可以用解析的方法 应用FET逻辑规则写出输出f来加以验证 f=x·1+x,0 (2.34) Mp Mp 导通「 x=0 x=1 tx-=0 ■ Mn (a)x0输入 b)x=1输入 图2.24 CMOS NOT门的工作情况 式中，第一项代表Mp而第二项来自Mn。经化简得到 ∫=天 (2.35) 与预期的结果相符。 CMOS非门最重要的特点之一是对于一个给定的输人状态x=0或x=1,互补FET对保 证输出将连至V…或者接地从而给出一个正确定义的值。尤其是这一电路避免了两个FET 同时关闭，或两个ET同时打开这两种可能性。上述两种情况都会造成不正确定义的 输出。 2.3.2CMOS或非门(NOR门) 既然了解了基本的非门，我们可以扩展这一概念，利用同样的原理设计一个二输入的或非 门。方法是： ●对每个输人使用一个nFET/pFET互补对 ●将输出节点通过pFET与电源VDD相连 ●将输出节点通过nFET与地相连 ·确保输出总是一个正确定义的高电压或低电压 这一组设计指南可以帮助我们设计出一个输人输出特性和非门相似的逻辑电路。 NOR2门的逻辑符号和真值表见图2.25@。当输人变量为x和y时，NOR2的输出为 ⑥“OR2"”意为2输人或非门
26 超大规模集成电路与系统导论 rip 0 0 x+y 0 0 1 (a)逻雄符号 (b)直俏表 图2.25NOR逻辑门 g(x.y)=x+y (2.36) 这就是说，无论哪一个输入为1时g=0,只有当输人组合(x,y)=(0,0)时才产生g=1的结 果。 在逻辑设计层次上综合NOR2操作的一个方法是使用4：】MLUX,如图2.26(a)所示，路 径通过输入对(x,y)选择，每对组合提供或1或0的输出。MUX输出的布尔表达式为 g(x,y)=x.91+x·y0+x…90+x…y0 (2.37) 上式应用DeMorgan定律可简化成预期的形式： g(x,y)=x+y (2.38) 用电压代替二进制值可得到电压等效电路，其结果见图2.26(b)。图中，符号Vx,V,分别代 表布尔变量x和y。这些内容为构建CMOS NOR2电路提供了基础。 4:l 1:1 c(号 片 1 ·gx,)✉r+9 ”。0 输出 0”1 0” 0” (a)逻辑方块图 (b)电路电休 图2.26用4：1多路选择器实现NOR操作 构建逻辑门的一种途径是利用图2.27所示的卡诺图(Karnaugh map)。由于CMOS门是 以非门电路为基础构建的，所以它们通常产生反相逻辑。于是在处理卡诺图时一般会对发生 的0和1都感兴趣。特别是注意到图中已得到了两个0一组的情形。由卡诺图可以写出以下 的逻辑表达式： gx,y)=,9:1+x.0+y0 (2.39) 再回过头来构建电路。表达式中的每项代表一条连至输出的ET路径。第一项将输出连接 到1（电源VD),并且通过将输入变量的反信号串联实现与(AND)来控制。第二、第三项代表
第2章MOSFET逻辑设计 27 输出与0（接地）之间两条独立的T路径。这些路径合在一起的结果就是图2.28中的 CMOS二输入或非门(NOR2)电路：方程中的每项与电路的一一对应关系是十分明显的。 Mpy 1.x v 01 g(r,y)=x+y Mny 0:x 图2.27N0R2门的卡诺图 图2.28 CMOS N0R2门 为了验证该电路是否确实具有正确的电学 x Mpx Mpy Mnx Mny 功能，可以列出图2.29所示的表格。它包含每 00 on on off off 1 个FET在4种可能的输人情况下的状态（导通 0 1 off off on 或截止)。跟踪每种可能的输出连接很容易看 1 off on on of升 0 of off on on 到这一开关电路与真值表是一致的 NOR2门的电结构也表现出连接FET方式 图2.29NOR2门的工作情况概括 上的重要性。注意到两个pFET Mpx和Mpy 是串联，因此它们必须同时导通才能建立从Vo到输出的导通路径。另一方面，nFET Mnx和 My是并联，所以任一nFET导通即可使输出接地。这被称为串联-并联晶体管连接：根据 这原理，我们可以设计出更为复杂的逻辑门。 作为一个例子，让我们以NOR2的连接方式为指导，构建一个3输入或非(NOR3)门。我 们标记各输入为x,y和z:每个输人连至nFET/pFET互补对的栅上。该门的逻辑输出表达 式为： f x+y+z (2.40) 这就是说，如果一个或更多的输入为1，其输出具有值f=0。由于输出为0是由nFET控制 的，将三个FET并联可得到正确的功能。如果应用串联一并联结构原理，那么三个pFFT应 当互相串联。图2.30即为以这种方式构成的逻辑电路；注意其与图2.28中NOR2电路的相 似性。可以通过检查，验证NOR3逻辑电路的工作情况：如果任一输入为1，则输出接地得到 f=0;惟一能使输出产生f=1的情况是二个输入均为0：这就使全部三个pFET都导通，同时 也断开了所有的nFET。 验证这一逻辑的另一种方法是用上T开关方程推导出MUX方程。图2.30中最上一条 支路通过了三个pEI的串联组合，可表示为 1…xy…2 (2.41)
28 超大规模集成电路与系统导论 1x5 ·x++ ◆X+y+2 0Y + 0-z 图2.30 CMOS NOR3门 这里，我们注意到电源电压V0相当于逻辑1。三条FET支路中的每条都由单个FET组成， 使输出接地。由于接地为逻辑0，可将这四部分OR在一起，得到一个完整的输出表达式： f=1.xg·z+0x+0y+0z (2.42） 后三个FET项保证了无论是一个还是多个输人为1，该电路的输出电压为0V。从逻辑式看 这三项均为0值，故上式最后变为 ∫=1·xyz=x+y+2 (2.43) 我们在简化上式时用了DeMorgan关系式。这个式子说明，该电路确实实现了NOR3操作。 从原理上讲，可用同样的方式构建CMOS多输人或非门，如NOR4或NOR6。这一技术 很容易用来构成逻辑功能电路。然而在VLSI的应用中，逻辑电路的选择不只是基于提供逻 辑操作，还要考虑硬件特性，如开关速度以及在硅芯片上的面积消耗等。本章将仅集中于通过 电路拓扑连接形成逻辑功能的问题，更多的细节考虑将在以后的章节中讨论。 2.3.3CMOS与非门(NAND门 让我们接下来构建CMOS二输人与非门(NAND2)电路以及它的逻辑符号和工作方式， 见图2.31。与非门的特点是除非两个输人均为1，否则其输出为1。中它的真值表可得到图 2.32(a)中用4：1MUX来实现的这个门，其输出可表达为： h(x,y）=x·91+x…y1+x…·1+x·y0 (2.44) 0 0 (a)逻拼符号 b)真值表 图2.31 NAND2逻辑门