中国绅学我术大学 University of Science and Technology of China 第12章CMOS VLSI运算电路 本章目录 >12.1一位加法器电路 >12.2串行进位加法器 >12.3超前进位加法器 >12.4其他高速加法器 >12.5乘法器 >12.6小结 2018-9-5 第12章CMOS VLSI:运算电路 §12.1一位加法器电路 1 半加器的符号及真值表 y 0 0 0 0 C HA 0 1 0 1 1 0 1 个 0 1 S=x⊕y C=X·y 半加器的逻辑电路 另外两种半加器的逻辑电路 C● (a)NAND2 logic (b)NOR-based network 2018-9-5 第12章CMOS VLSI运算电路 2
2018-9-5 第12章 CMOS VLSI运算电路 1 第 12 章 CMOS VLSI CMOS VLSI运算电路 本章目录 ¾12.1 一位加法器电路 ¾12.2 串行进位加法器 ¾12.3 超前进位加法器 ¾12.4 其他高速加法器 ¾12.5 乘法器 ¾12.6 小结 2018-9-5 第12章 CMOS VLSI运算电路 2 1 半加器的符号及真值表 s = x ⊕ y c = x ⋅ y §12.1 一位加法器电路 半加器的逻辑电路 另外两种半加器的逻辑电路
§12.1一位加法器电路 2全加器的符号及真值表 ai bi ci si Ci+l ai bi 0 0 0 0 0 0 1 0 0 FA 1 0 0 1 0 C+1 +) Ci 1 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 Figure 12.4 Full-adder symbol and function table C+1=a,·b+C·(a,©b) =ab,+c,(a,+b) S=a,⊕b⊕C =a,b,c,+C+(a,+b,+c) 2018-9-5 第12章CMOS VLSI运算电路 §12.1一位加法器电路 (1)AOI实现的全加器逻辑电路 C+1=a·b,+C,·(a,+b) s,=ab,C,+C4(a,+b,+c) ai bi ci Figure 12.7 AOI full-adder logic 2018-9-5 第12章CMOS VLSI运算电路
2018-9-5 第12章 CMOS VLSI运算电路 3 §12.1 一位加法器电路 2 全加器的符号及真值表 ( ) ( ) i i i i i i i i i i i a b c a b c a b c a b = ⋅ + ⋅ + + = ⋅ + ⋅ ⊕ 1 ( ) i i i i i i i i i i i a b c c a b c s a b c = + + + = ⊕ ⊕ +1 2018-9-5 第12章 CMOS VLSI运算电路 4 §12.1 一位加法器电路 (1) AOI实现的全加器逻辑电路 ( ) i i i i i i c = a ⋅b + c ⋅ a + b +1 ( ) i i i i i i i i s = a ⋅b ⋅c + c ⋅ a + b + c +1
§12.1一位加法器电路 © 进位输出电路的改进 VpD b.bi b.ai b.bi Cid c+1 Ct and ai b a bi (a)Standard nFET logic (b)Mirror circuit Figure 12.8 Evolution of carry-out circuit 2018-9-5 第12章CMOS VLSI:运算电路 §12.1一位加法器电路 镜像AOI实现的CMOS全加器 VDD bi ci Ci+l+ ci Figure 12.9 Mirror AOI CMOS full-adder 2018-9-5 第12章CMOS VLSI运算电路 6
2018-9-5 第12章 CMOS VLSI运算电路 5 §12.1 一位加法器电路 进位输出电路的改进 2018-9-5 第12章 CMOS VLSI运算电路 6 §12.1 一位加法器电路 镜像AOI实现的CMOS全加器 ?
§12.1一位加法器电路 镜像加法器棍图 DD GND 2018-9-5 第12章CMOS VLSI:运算电路 §12.1一位加法器电路 (2)传输门实现的全加器电路 S,=a,田b,⊕C =a,田b)c,+(a,⊕b,)c 7a⊕b ci c=ab,+C,(a,⊕b,) =(a,©b,)c,+a,田b,a a 1a⊕b ai Ci+l 只需20个MOSFET bi Figure 12.10 Transmission-gate full-adder circuit 电路特点：s和c的延时几乎完全相同 2018-9-5 第12章CMOS VLSI运算电路 8
2018-9-5 第12章 CMOS VLSI运算电路 7 镜像加法器棍图 Ci A B VDD GND B C o A Ci C o Ci A B S §12.1 一位加法器电路 2018-9-5 第12章 CMOS VLSI运算电路 8 §12.1 一位加法器电路 (2) 传输门实现的全加器电路 电路特点：si 和ci+1 的延时几乎完全相同 ( ) ( ) ( ) i i i i i i i i i i i i a b c a b a c a b c a b = ⊕ ⋅ + ⊕ ⋅ +1 = ⋅ + ⋅ ⊕ ( ) ( ) i i i i i i i i i i a b c a b c s a b c = ⊕ ⋅ + ⊕ ⋅ = ⊕ ⊕ 只需20个MOSFET ai ⊕bi i i a ⊕b
§12.1一位加法器电路 (3)双轨互补传输管逻辑(CPL)全加器设计 bibi by bu ai cici ai ai cici a 1111 1111 111 bi ab+bc ab+bc XOR/XNOR a b bc+ab bc +ab .bi a XOR/XNOR Ci a C+1 Cu+l (a)2-input array (b)Sum circuit (c)Carry circuit Figure 12.5 CPL full-adder design s,=a,⊕b,⊕c,=a,⊕bc,+(a,⊕b,)c C+1=ab,+C,:(a,⊕b) 2018-9-5 第12章CMOS VLSI:运算电路 §12.2串行进位加法器 4位串行进位加法器 bs as b2 a2 bl al bo ao CA S3 S2 S1 So Figure 12.12 A 4-bit ripple-carry adder 2018-9-5 第12章CMOS VLSI运算电路 10
2018-9-5 第12章 CMOS VLSI运算电路 9 §12.1 一位加法器电路 (3) 双轨互补传输管逻辑（CPL）全加器设计 ( ) ( ) ( ) i i i i i i i i i i i i i i i i c a b c a b s a b c a b c a b c = ⋅ + ⋅ ⊕ = ⊕ ⊕ = ⊕ ⋅ + ⊕ ⋅ +1 i i i i i i i i b c a b a b b c + + i i i i i i i i b c a b a b b c + + 2018-9-5 第12章 CMOS VLSI运算电路 10 §12.2 串行进位加法器 4位串行进位加法器