第2章MSET逻辑设计 29 于是图2.32(b)的电压等效电路就看得比较清楚了。 4:1 1.1 0 J'e- o[g a{号 (x,)=x-1 1” 输出 I DD 1” 2 0” 3 ()逻铁图 b)电路电山 图2.32用4：1多路选择器实现NAND2操作 与NOR门一样，考察一下NAND2布尔函数的卡诺图很有用。图2.33为该卡诺图以及 可用来简化h=1情形的两组1的组合。利用这两个简化，表达式可改写成： h(x,y)=灭·1+9·1+x·y0 (2.45) 把上式中的每项转化为FET组合得到图2.34的 CMOS电路。它实现了NAND2功能。这可通过图 2.35表格所概括的工作方式来验证。VAND2门的 一个重要特点是它采用两个pET并联，而nFET 则串联，这恰与NOR2门的结构相反。 采用同样的拓扑连接方法可以建立一个三输人与 非门(A3)。它要求有二组互补对，每组分别由不 同的输入驱动。将FET串联而pFET并联就得到如 图2.36所示的门。为了验证电路的功能，注意到所有 =下1 三个输入必须都为1才能使输出与地面之间导通。如 图2.33NAND2卡诺图 果有任一（或更多）输入为0，则相应的FT截止，而这 些输人所驱动的pET的作用就像一个闭合的开关，于是输出端铃出一个逻辑1的电压VD VoD Mpx Mpy ◆hx,1)=x习 Mn 0 x F Mny ☒2.34 CMOS NAND2逻辑电路
30 超大规模集成电路与系统导论 x Mpx Mpy Mnx Mny 00 on on off off 0 on off oft on 0 off on n 1 of守 o价 on on 图2.35 NAND2电路的工.作情况概括 I7 + 1 X V 2 图2,36MOS中的NAND3逻辑门 也可以进行开关逻辑分析，即把该电路看成是一个多路选择器，在该电路下部的FET 串联链可用逻辑式表示为 0.xy2 (2.46) 每个pFET支路由一个晶体管组成，当输入为0时其作用像一个闭合的开关。四个支路间OR 操作的结果为 0·xyz+1·x+1·y+1·z (2.47) 消去0项并且运用DeMogan化简得到输出函数为 x·y·z (2.48) 即为NAND3功能。这一技术可以延伸来设计具有更多输人的CMOS与非门电路。 2.4CMOS复合逻辑门 用CMOS构成逻辑电路的最大优势之一，是能构成单个电路实现几个最基本的逻辑操作 (非、与、或)的纽合。在我们的讨论中，它们被称为复含门或组合逻辑门。复合逻辑门在V1S 系统级的设计中十分有用。 为了说明复合逻辑门的主要思想，考虑以下的布尔表达式 F(a,b,c)=a·(b+c) (2.49)
第2章MOS卧ET逻辑设计 31 构造具有这个功能的逻辑电路的最简单方法是用一个或门，一个与门和一个非门，如 图2.37(a)所示。如果可以采用一个二输入与非门的话，还可以把它简化为图2.37(b)所示的 电路。若要建立上面任何一个的等效电子电路，那么传统的办法是采用一一对应的映射：每个 j需要一个电子逻辑电路。对第一种情况即图2.37()就会需要三个独立的门，而图2.37(b)》 使门的数目减为两个。在许多应用中，这一方法完全适用，它直观且可以直接实现。 (a】 (b) 图2.37逻辑功能举例 VLSI设计的约束较难满足。晶体管在硅芯片上占据面积，每个逻辑门都要用到晶体管。 由于一个VLSI芯片上门的数量很容易超过数十万个，所以经常寻求既能完成要求的逻辑功 能又能减少门和（或）FET数目的技术。在目前的讨论中将通过建立能够完成全部功能的单 个门来达到这个目的。 让我们更仔细地研究一下函数F,即对这个函数运用DeMogan展开式得到 F=a·(b+c) =a+(b+C) (2.50) =[a+(b·c)].1 最后一步只是把结果与逻辑1相与(AND),展开得到 F=a·1+(b·c)·1 (2.51) 上式的形式使我们可以构建一个如图2.38所示 的pFET开关电路。通过检查每一项，可以验证 其对应性。第一项表示一个pFET连接在电源 (V心)和由输入a控制的输出之间。第二项与 NOR2门中遇到过的形式完全一样，它表示两个 Out 串联的pFET(其控制变量为b和c)把电源连至 输出端。 仅有pFET电路还不足以构建实现F功能 图2.8实现方程(2.51输出F的pET开关电路 的电子电路。还必须加人FET阵列以在需要时能使F=0。方程(2.49)中函数的原始形式 表明F=0发生在 当a=1AND(b+c)g1时 这等同于输出表达式 0.[a·(b+c)] (2.52) 上式又可以用来描述图2.39中nFET阵列。两个由b和c控制的并联nFET实现OR操作
32 超大规模集成电路与系统导论 这一并联组合又与输入为a的一个nFET串联产生AD操作。其逻辑可通过图2.40所示 的卡诺图0项组合简化来验证。之所以可用输人为a的单个nFET来简化，是因为在卡诺图 中一个公共项被两个组合所包含。 10 0(b+c)】 OR AND F=a b+a c Out 0a(6+c}] 图2.39实现F的nFET逻辑电路 图2.40nFET电路卡诺图的组合简化 完整的CMOS逻辑门是将nFET和pFET组合在一起， 形成像图2.41所示的电路。将FET的方向旋转90°，即为最 终完成的线路图。这是最常用的画CMOS逻辑电路的方法， 因为它使串联和并联的FET更为清楚。电路的等效性可以 通过考察每个支路且与上面介绍的简单电路比较来验 证。 这个例子表明，一个复杂的功能可由单个CMOS逻辑电 路来实现，它代替了由两个或多个最基本门的串接。复合逻 辑门电路在VLS[设计中可以更为有效，这是由于它们简化 了电路要求和逻辑信号流。CMOS技术功能强的一个特点， 是它使我们能够利用几种不同的技术，如复合逻辑门来设计 图2.41最终完成的CMOS 逻辑电路。这有助于加大集成密度，它衡量在一个硅芯片上 复合逻辑门电路 可以包含的逻辑量。 2.4.1结构化逻辑设计 复合逻辑门的结构化设计方法可以通过注意电路 1 特性而得到启发。CMOS逻辑门本质上是反相的，这 就是说输出总是产生一个与输人变量反相的操作。 图2.42中简单的反相器说明了这一性质的来源。如果 0=1 0 输人a是逻辑1，则nFFT导通而pFET截止：nFEI 将逻辑0（接地）传送到输出端，于是在那里得到a。这 逻1抑入 这使输出端f-0 一特性在与非和或非电路中也能观察到。 使nFET号通 CM○S逻辑电路的这种反相本质使我们得以运用 0 结构化方法构造AOI和OA1逻辑表达式表示的逻辑 电路。AOI逻辑功能是按先“与”(AND)后“或”(OR)】 图2.42CMOS门反相特性的来源
第2章MOSFET逻样设计 33 再后“非”(NOT即反相)的顺序执行操作。例如， g(a,b,c,d)a.b+c.d (2.53) 意味着如下的操作顺序：先进行 (a ANDb)和(cANT)d 然后进行或(OR)操作，其最后结果为 g=NOT[(a AND b)OR(c AND d)j 另一个例子是将前面CMOS门的函数展开 f(a,b,c)=a,(b+c)=a·b+a·c (2.54) 在展开各项后可以看到这是一个A-OI的操作顺序。换一种说法，AOI是将积的和(SOP, sum-of-products)反相，OAI(OR-AND-INVERT)则将“与”和“或”的操作顺序反一下。其形式 如以下例子 h(X,,2,w)=(x+y)·(z+w) (2.55) 上式意味着首先计算 (xORy)和(wORx) 然后计算 h=NOT[(OR y)AND(w OR ) 即可求出h的值。一个OA1形式等同于一个和的积(POS)反相的表达式。 CMOS的开关特性为实现像AOI和OAI这样的反相逻辑形式提供了很自然的方法。这 个技术的基础是以一种一致的方式运用FET和pFET。这种复合逻辑门使设计者能够将三 个或更多的基本操作压缩到一个逻辑门中。首先考虑FET形成逻辑的特点。从与非门 (NAND)的分析中可以看到，串联nFET提供“与-非”逻辑，见图2.43(a);类似地，或非门的 分析表明，并联的FET产生“或-非”操作，如图2.43(b)所示、这些结论可以归纳应用到多 个晶体管。例如，输人为a,b,c,d的四个串联n上r将产生 a.b.c.d (2.56) 而并联的FET将产生“或-非”操作 a+b+c+d (2.57) 从这一观察得到的好处是可以将串联和并联FET组合起来产生复合逻辑门。图2.44就是 这样的一个例子。这个阵列由并联的两组F下T组成，每个组含有两个串联的nFET。左边的 一组晶体管产生“与”操作(a·b),而右边的一组晶体管产生“与”操作(c·d);左右两组并联形 成“或”操作，而该门的最终输出产生了“非”操作。出此可见，该功能可表达为 X=(a·b)+(c·d) (2.58) 上式是一个AO1表达式，可用电路图右边的逻辑电路表示。应当注意，“非”操作是发生在这 一逻辑的输出处（即仅对函数X)。“与”操作由串联的FET提供，而“或”操作是通过并联组 来完成的。虽然这一方法以观察逻辑的形成为基础，但可以用开关方程的形式来验证其结果