目 录 第1章VLSI概论 … 1 1.1复杂性与设计……1 1,1,1设计流程举例 3 1.1.2VL芯片的类型…… 5 1.2基本概念… 5 1.3本书安排 7 1,4参考资料 …8 第1部分硅片逻辑 第2章MOSFET逻辑设计 0…13 2.1理想开关与布尔运算… 13 2.2 MOSFET开关 17 2.3基本的CMOS逻辑门… 23 2.3.1非门(NOT门)… 24 2.3.2CM0S或非门(NOR门)… 25 2.3.3CMOS与非门(NAND门)… 28 2.4CMOS复合逻辑门… 30 2.4.1结构化逻辑设计……32 2.4.2异或门(XOR)和异或非门(XNOR)… 40 2.4.3一般化的AOI和OA1逻辑门 41 2.5传输门(TG)电路 42 逻辑设计…… 43 2.6时钟控制和数据流控制。 45 2.7参考资料… 48 2.8习题… 48 第3章CMOS集成电路的物理结构 … 51 3.1集成电路工艺层… 51 互连线的电阻和电容… 53 3.2M0SFET… 56 32.1硅的导电性… 58 3.2.2nFET和pFET… 62 3.2.3FET中的电流 0。±+4t+00t+4ee000t 63 3.2.4栅电容的驱动… 67 ·I
3.3CMOS工艺层 69 3.4FET阵列设计 71 3.4.1基本门设计……… 73 3.4.2复合逻辑门4……… 76 3.4.3一般性讨论 78 3.4.4小结… 81 3.5参考资料 81 3.6习题… 82 第4章CM○S集成电路的制造 85 4.1硅工艺概述……。 85 本章概要… 87 4.2材料生长与淀积… 88 4.2.1二氧化硅… 88 4,2.2氨化硅……… 89 4,2.3多晶硅… 90 4,2.4金属化… 90 4.2.5掺杂硅层 91 4.2.6化学机械抛光 92 4.3刻蚀…… 93 洁净间………… …97 4.4CMOS工艺流程 97 工艺改进…… 101 4.5设计规则… 104 4.5,1物理极限… 107 4.5.2电气规则…“ 108 4.6参考资料… 108 第5章物理设计的基本要素…… 109 5.1基本概念… 109 CAD工見·… 110 5.2基本结构的版图 1I1 5.2.1n阱… 5.2.2有源区… 112 5.23掺杂硅区… 113 5.2.4M0F5T…**+" 114 5.2.5有源区接触… 117 5,2.6金属层1 118 5.2.7通孔和多层金属 121 5.2.8防止门锁现象… 121 5.2,9版图编辑器… 123 5.3单元概念… 124 5.4FET的尺寸确定和单位晶体管…129 ·Ⅱ·
5.5逻辑门的物理设计…133 5.5.1T单元…134 5.5.2与非门(NAND)和或非门(NOR)单元…135 5.5.3复合逻辑门………136 5.5.4关于版图的小结 136 5.6设计层次化 137 5.7参考资料… …139 第2部分从逻辑到电子电路 第6章M0SFET的电气特性…143 6.1M0S物理学…， 143 阔值电压的推导… 6.2nFET电流-电压方程… 147 6.2,1 SPICE Level】方程…**，， 153 6.2.2体偏置效应… 153 6,2.3电流方程推导 154 6.3FET的RC模型… 157 6.3.1漏源FET电阻… 0…00440444: 157 6.3.2FET电容… 159 6.3.3模型建立“……… 163 6.4pFET特性…… 165 pFET寄生参数 …小 168 6.5小尺寸MOSFET模型 169 6.5,1尺寸缩小原埋… 169 6.5.2小尺寸器件效应……… 171 6.5,3SPCE模型… …172 6.6参考资料… 173 6.7习题 …174 第7章CMOS逻辑门电子学分析… 176 7.1CMOS反相器的直流特性 176 7.2反相器的开关特性…… 181 7,2.1下降时问计算… 185 7.2.2上开时间… 186 7,2.3传播延时…… 188 7.2,4一毅分析 189 7.2.5反相器电路小结 191 7.3功耗… 191 7.4DC特性：与非门(NANI)门)和或非j(NOR门) 193 7.4.1与非门(NAD门)分析…193 7.4.2或非门(NOR门）… 196 7.5与非门和或非门的暂态响应…… 197 ·Ⅲ·
7.5.】NAN2开关时间…198 7.5.2二输入或非门(NOR2)的开关时间 444*4+…200 75.3小结*…n**……+小” 202 7.6复合逻辑门的分折………… 202 204 7.7逻辑门过渡特性设计 205 7.8传输门和传输管… 208 7.9关于SPICE模拟… 211 7.10参考资料… 213 7,11题…… 214 第8章高速CMOS逻辑电路设计 217 8.1门延时…… 217 8.2驱动大电容负载… 224 在反相器链中使延时最小 226 8.3逻辑努力(Logical Effort)… 231 8.3.1基本定义… 231 8.3.2一般化情形… 235 8.3.3级数的优化… 239 8.3.4逻辑面积…… 240 8.3.5分支情况… 241 8.3.6小结… 242 8.4 BiCMOS驱动器 242 8.4.1双极型管的特性… 243 8.4.2驱动电路… 246 8,5参考资料… 44” 248 8.6习题…… 249 第9章CMOS逻辑电路的高级技术 251 9.1镜像电路… 251 9.2淮nMOS电路… 253 9.3三态电路… 255 9.4时钟控制CMOS … 256 9.5动态CM○S逻辑电路… 261 9.5.1多米诺逻辑… 263 9,5,2动态逻辑电路的功耗… 266 9.6双轨逻辑电路……1 266 9.6.1CVL… 267 9.6.2互补传输管逻辑… 269 9.7参考资料…… 270 9.8习题 …270 ·V·
第3部分 VLSI系统设计 第10章用Verilog硬件描述语言描述系统 275 10.1基本概念。 275 10.2结构化的门级模型… 276 Viog举例… 276 10.3开关级建模…… 284 10.4层次化设计… 288 10.5行为级和RTL建模 291 10.6参考资料…… 297 10.7习题… 298 第11章常用的VLSl系统部件 300 11.1多路选择器… 300 11.2二进制译码器… 305 11.3相等检测器和比较器 307 11.4优先权编码器… 310 11,5移位和循环操作 313 11.6锁存器… 316 11.7D触发器… 321 11.8寄存器… 。4+e4“4 326 11.9综合的作用… 327 11.10参考资料…… 328 11.11习题… 329 第12章CMOS VLS引运算电路… 330 12.1一位加法器电路… 330 12.2串行进位加法器 335 12.3超前进位加法器… 338 12.3,1曼彻斯特进位链…… 343 12.3.2扩展为宽位加法器 345 12.4其他高速加法器… 348 12.4,1进位旁路电路(Cary-Skip Circuits)… 348 12.4.2进位选择加法器(Cay-Select Adder)… 349 12.4.3进位保留加法器(Cary-Save Adder) 350 12.5乘法器… …351 12.5.1阵列乘法器… 353 12.5.2其他乘法器 355 12.6小结… 358 12.7参考资料… 358 12.8习题… …359 .V·