复旦大学：《电子信息科学与技术》教学资源（本科毕业论文）高速数模转换器的设计

復旦大篓 本科毕业论文 高速数模转换器的设计 系：信息学院电子工程系 专 业：电子信息科学与技术 姓 名：赵怡 学 号：0121084 指导老师：唐长文闵吴陈光梦

本科毕业论文 高速数模转换器的设计 院 系：信息学院电子工程系 专 业：电子信息科学与技术 姓 名：赵怡 学 号：0121084 指导老师：唐长文 闵昊 陈光梦

目录 目录 第一章 引言.... 1.1研究的背景、方向和意义..... 1.2主要工作.. ….2 1.3论文的组织结构.... .2 第二章数模转换器简介 .3 2.1概述..... .3 2.2DAC工作原理 2.3DAC中的基本概念..... …3 2.4DAC中常用的编码形式.... ….5 2.5DAC的各种拓扑结构..... 2.6DAC的电流型拓扑结构.... .7 第三章10位，100兆转换速率数模转换器的设计..·.12 3.110位，100兆转换速率数模转换器的结构...........12 3.2“6+2+2”分割结构选择的原则...............13 3.3开关电路...14 3.4电流源阵列...... ..14 3.5锁存器(Latch)...... ….17 36数字译码电路... 18 3.7偏置电路... 20 3.8时钟缓冲器... 25 3.9输入寄存器.... ...26 第四章DAC的设计和仿真.， 27 4.1整体电路框架.... .27 4.2数字部分（译码电路和选通电路） 4.3 Latch的仿真........ …..28

目录 目录 第一章 引言 ..................................1 1.1 研究的背景、方向和意义 .........................................1 1.2 主要工作 .......................................................2 1.3 论文的组织结构 .................................................2 第二章 数模转换器简介 ........................3 2.1 概述 ...........................................................3 2.2 DAC 工作原理 ...................................................3 2.3 DAC 中的基本概念 ...............................................3 2.4 DAC 中常用的编码形式 ...........................................5 2.5 DAC 的各种拓扑结构 .............................................6 2.6 DAC 的电流型拓扑结构 ...........................................7 第三章 10 位,100 兆转换速率数模转换器的设计 ....12 3.1 10 位，100 兆转换速率数模转换器的结构 ..........................12 3.2 “6+2+2”分割结构选择的原则 ...................................13 3.3 开关电路 ......................................................14 3.4 电流源阵列 ....................................................14 3.5 锁存器（Latch） ...............................................17 3.6 数字译码电路 ..................................................18 3.7 偏置电路 ......................................................20 3.8 时钟缓冲器 ....................................................25 3.9 输入寄存器 ....................................................26 第四章 DAC 的设计和仿真 ......................27 4.1 整体电路框架 ..................................................27 4.2 数字部分（译码电路和选通电路） ................................27 4.3 Latch 的仿真 ..................................................28

目录 4.4整体仿真...... 4.5DAC的仿真性能 ….40 第五章DAC设计的分析讨论 41 5.1与DAC动态性能相关的因素.......41 5.2动态性能的改善方法. …...42 第六章 DAC芯片的版图设计.......43 6.1版图布局的考虑... 43 6.2版图的整体框架...... 45 6.3具体的版图设计和优化方法.. 46 6.4DAC的整体版图..... 52 6.5DAC的后仿真... 52 结束语 56 参考文献 57 致谢 59

目录 4.4 整体仿真 ......................................................30 4.5 DAC 的仿真性能 ................................................40 第五章 DAC 设计的分析讨论 ....................41 5.1 与 DAC 动态性能相关的因素 ......................................41 5.2 动态性能的改善方法 ............................................42 第六章 DAC 芯片的版图设计 ....................43 6.1 版图布局的考虑 ................................................43 6.2 版图的整体框架 ................................................45 6.3 具体的版图设计和优化方法 ......................................46 6.4 DAC 的整体版图 ................................................52 6.5 DAC 的后仿真 ..................................................52 结束语 .......................................56 参考文献 .....................................57 致谢 .........................................59

摘要 摘要 随着$OC和混合信号集成电路的发展，对于芯片中数字部分与模拟部分接口电路的 研究显得尤为重要。在数字和模拟领域的接口研究中，数模转换器和模数转换器的应用 不仅仅局限于听觉通路一如麦克风和扩音器，视觉通路一如照相机和其他一些显示 设备，而且在有线或无线通道数据传输中也有很重要的用途。典型的如数据信号依据某 种机制被调制到载波上，和载波一起在有线或无线的通道中传输，接收器接收到信号再 进行解调，可根据应用和可行性的不同在数字或模拟领域中解调，其应用之广泛可见一 斑。 在高速数据转换电路中，速度、精度、功耗和芯片面积是四个关键的性能指标。它 们之间并非独立的，而是存在相互联系、相互制约的辨证关系。任何设计都要根据具体 的要求在这四个方面进行折衷。 本文主要介绍了10位，100兆采样速率的电流型数模转换器的设计和仿真。本文设 计的数模转换器采用“6+2+2”的分割结构一高6位和中间2位采用相互独立的温度计 译码，低2位采用二进制编码。通过锁存器产生同步的开关控制信号来控制核心转换电 路的开关管，从而控制流经输出端负载电阻的电流总量，达到将输入的数字信号转换为 输出模拟电压的目的。本文设计的数模转换器的特点是采用了分段编码的形式，使毛刺 (glitch)误差减小，成功地将最大毛刺（glitch)抖动能量控制在0.436pV·s。另外，电 流源采用共源共栅的结构提高了转换精度。 关键词—DAC:分割结构；温度计编码：二进制编码：电流源；开关管：锁存 器：毛刺(glitch)

摘要 摘要 随着SOC和混合信号集成电路的发展，对于芯片中数字部分与模拟部分接口电路的 研究显得尤为重要。在数字和模拟领域的接口研究中，数模转换器和模数转换器的应用 不仅仅局限于听觉通路——如麦克风和扩音器，视觉通路——如照相机和其他一些显示 设备，而且在有线或无线通道数据传输中也有很重要的用途。典型的如数据信号依据某 种机制被调制到载波上，和载波一起在有线或无线的通道中传输，接收器接收到信号再 进行解调，可根据应用和可行性的不同在数字或模拟领域中解调，其应用之广泛可见一 斑。 在高速数据转换电路中，速度、精度、功耗和芯片面积是四个关键的性能指标。它 们之间并非独立的，而是存在相互联系、相互制约的辨证关系。任何设计都要根据具体 的要求在这四个方面进行折衷。 本文主要介绍了10位，100兆采样速率的电流型数模转换器的设计和仿真。本文设 计的数模转换器采用“6+2+2”的分割结构——高6位和中间2位采用相互独立的温度计 译码，低2位采用二进制编码。通过锁存器产生同步的开关控制信号来控制核心转换电 路的开关管，从而控制流经输出端负载电阻的电流总量，达到将输入的数字信号转换为 输出模拟电压的目的。本文设计的数模转换器的特点是采用了分段编码的形式，使毛刺 （glitch）误差减小，成功地将最大毛刺（glitch）抖动能量控制在0.436pVis。另外，电 流源采用共源共栅的结构提高了转换精度。 关键词——DAC；分割结构；温度计编码；二进制编码；电流源；开关管；锁存 器；毛刺（glitch）

Abstract Abstract With the development of SOC and mixed-signal circuits,the research on the interfaces between the digital and analog domains becomes more and more important.Within these interfaces,we find the analog-to-digital converter (ADC)and digital-to-analog converter(DAC).These data converters are not only used for conversion of audio via microphone or loudspeakers,video via camera or display,into information that the computer or digital signal processor (DSP)can handle.The data converters are also used for data transmission via a channel,where the channel is either wireline or wireless(radio).Typically, the data(signal)is modulated onto a carrier according to some scheme.The signal is then sent over the channel with the carrier.The receiver will demodulate and extract the data (signal).The modulation can be done in both the digital and analog domain dependent on application and feasibility. In high-speed data conversion circuit,speed,accuracy,power dissipation and chip area are four key performance specifications.They are not independent;instead,they are interrelated and limit each other.There is always a trade-off among these four aspects. This thesis mainly focuses on the design and simulation of the 10-bit 100MSample/s current-steering DAC.The DAC has a"6+2+2"segmented architecture:first,the six most significant bits(MSB's)are thermometer decoded;second,the intermediate two bits are also thermometer decoded,but independently from the MSB's;third,the two least significant bits (LSB's)are binary weighted.Latch is used to synchronize the switching control signals,and then control the current through the load.The segmented architecture has an advantage of achieving a good glitch energy.The glitch energy is reduced to 0.436pV.s.Besides,the current source using cascoded PMOS transistors improves the resolution. KEY WORDS-DAC;Segmented Architecture;Thermometer decoded; Binary decoded;Current Source;Switch;Latch;Glitch

Abstract Abstract With the development of SOC and mixed-signal circuits, the research on the interfaces between the digital and analog domains becomes more and more important. Within these interfaces, we find the analog-to-digital converter (ADC) and digital-to-analog converter(DAC). These data converters are not only used for conversion of audio via microphone or loudspeakers, video via camera or display, into information that the computer or digital signal processor (DSP) can handle. The data converters are also used for data transmission via a channel, where the channel is either wireline or wireless (radio). Typically, the data (signal) is modulated onto a carrier according to some scheme. The signal is then sent over the channel with the carrier. The receiver will demodulate and extract the data (signal). The modulation can be done in both the digital and analog domain dependent on application and feasibility. In high-speed data conversion circuit, speed, accuracy, power dissipation and chip area are four key performance specifications. They are not independent; instead, they are interrelated and limit each other. There is always a trade-off among these four aspects. This thesis mainly focuses on the design and simulation of the 10-bit 100MSample/s current-steering DAC. The DAC has a “6+2+2” segmented architecture: first, the six most significant bits (MSB’s) are thermometer decoded; second, the intermediate two bits are also thermometer decoded, but independently from the MSB’s; third, the two least significant bits (LSB’s) are binary weighted. Latch is used to synchronize the switching control signals, and then control the current through the load. The segmented architecture has an advantage of achieving a good glitch energy. The glitch energy is reduced to 0.436pVis. Besides, the current source using cascoded PMOS transistors improves the resolution. KEY WORDS — DAC; Segmented Architecture; Thermometer decoded; Binary decoded; Current Source; Switch; Latch; Glitch