4)反向到VDD模式：电流从VDD,依次通过电源钳位电路、VSS、O 保护电路2，流向引脚A,如图2-4。 VDD 1/O 1/O Protect Protect Circuit 1 Circuit 3 VDD- to-VSS Pad A Internal Pad B ESD Circuits Clamp V/O 1/O Circuit ProtectT Protect Circuit 2 Circuit 4 VSS 图2-4ND模式时的ESD电流路径 3./O引脚到/O引脚 1)正向模式：电流从引脚A,依次通过/O保护电路1、VDD、电源钳位 电路、O保护电路4，流向引脚B,如图2-5： VDD V/O I/○ Protect Protect Circuit 1 Circuit 3 VDD- to-VSS Pad A Internal Pad B ESD Circuits Clamp 1/O I/O Circuit Protect ProtectT Circuit 2 Circuit 4 VSS 图2-5I/O到/O正向模式时的ESD电流路径 9
4) 反向到 VDD 模式：电流从 VDD，依次通过电源钳位电路、VSS、I/O 保护电路 2，流向引脚 A，如图 2-4。 I/O Protect Circuit 2 VDDto-VSS ESD Clamp Circuit I/O Protect Circuit 1 Internal Circuits I/O Protect Circuit 4 I/O Protect Circuit 3 VDD VSS Pad A Pad B 图 2-4 ND 模式时的 ESD 电流路径 3. I/O 引脚到 I/O 引脚 1) 正向模式：电流从引脚 A，依次通过 I/O 保护电路 1、VDD、电源钳位 电路、I/O 保护电路 4，流向引脚 B，如图 2-5； 图 2-5 I/O 到 I/O 正向模式时的 ESD 电流路径 9
2)反向模式：参考正向模式。 的确，如果省略某些专用保护电路（比如/O引脚的PS、ND模式的专用保护 电路)以减少ESD保护网的面积，理论上可以保证每种放电模式都能排放电流。 但是，对于大尺寸的芯片，当我们考虑了寄生电阻电容后，情况并不那么乐观。 考察引脚A对VSS的正向放电，当引脚A离电源钳位电路很远时，存在VDD和VSS 线上的寄生电阻RoD和Rss,以及寄生电阻C。图2-6给出了寄生电阻和电容的位 置，恰好处在ESD电流排放路径中。当ESD应力来临时，这些寄生的电阻电容 会延迟ESD电流经过电源钳位电路的速度，来不及排放的电流会从VDD进入内 部电路，脆弱的内部电路通常无法承受。更严重的是，此时引脚上的保护电路 完好无损，但内部已经被损坏，如果测试时，只检查引脚处的漏电流或是ESD 器件的完好性，甚至会误认为通过了ESD测试！ VDD RoD IO Protect Protect Circuit 1 Circuit 3 VDD- to-VSS Pad A Internal Pad B ESD Circuits Clamp VO I/○ Circuit Protect Protect Circuit 2 Circuit 4 Rss /SS 图2-6寄生电阻电容对ESD保护电路的影响 要解决大型电路存在的这个问题，有两种方法。一是增加电源钳位电路的 数量，保证每个引脚附近都有VDD到VSS的通路，设法减小寄生的电阻电容： 二是补充其余放电模式的专用电路。两种方法势必增加ESD保护网的面积。无 论如何，有一点是明确的：ESD保护电路的设计不仅要保证每个引脚的每个测 试模式都合格，还要从芯片整体的角度去考虑。 10
2) 反向模式：参考正向模式。 的确，如果省略某些专用保护电路(比如I/O引脚的PS、ND模式的专用保护 电路)以减少ESD保护网的面积，理论上可以保证每种放电模式都能排放电流。 但是，对于大尺寸的芯片，当我们考虑了寄生电阻电容后，情况并不那么乐观。 考察引脚A对VSS的正向放电，当引脚A离电源钳位电路很远时，存在VDD和VSS 线上的寄生电阻RDD和RSS，以及寄生电阻C。图 2-6 给出了寄生电阻和电容的位 置，恰好处在ESD电流排放路径中。当ESD应力来临时，这些寄生的电阻电容 会延迟ESD电流经过电源钳位电路的速度，来不及排放的电流会从VDD进入内 部电路，脆弱的内部电路通常无法承受。更严重的是，此时引脚上的保护电路 完好无损，但内部已经被损坏，如果测试时，只检查引脚处的漏电流或是ESD 器件的完好性，甚至会误认为通过了ESD测试！ 图 2-6 寄生电阻电容对 ESD 保护电路的影响 要解决大型电路存在的这个问题，有两种方法。一是增加电源钳位电路的 数量，保证每个引脚附近都有 VDD 到 VSS 的通路，设法减小寄生的电阻电容； 二是补充其余放电模式的专用电路。两种方法势必增加 ESD 保护网的面积。无 论如何，有一点是明确的：ESD 保护电路的设计不仅要保证每个引脚的每个测 试模式都合格，还要从芯片整体的角度去考虑。 10
第三章静电放电保护电路的设计 这一章，我们将根据之前提到的静电保护电路的基本架构，设计出具体的 保护电路，分为/O保护电路和电源钳位电路两部分。 3.1/0保护电路 HBM和MM模式的ESD来自外界，故IVO保护电路通常做在PAD的下面 或旁边。在输出端，由于互补输出的PMOS和NMOS尺寸较大，本身就能当做 ESD保护组件。但输入端一般直接连接在MOS管的栅极，容易被ESD击穿， 因此在输入端必须要做一组保护电路。Equation Section(Next) VO保护电路通常由三部分组成：一级器件、隔离电阻和二级器件[4[10]。 图3-1给出了这三部分的连接。 Isolation To Pad Primary Element W Secondary Resisor Element Internal Circuit I/O Protect Circuit 图3-1/O保护电路的结构框图 三部分的作用和设计要求如下： 1.一级器件是ESD保护电路的核心组件，吸收大部分电流。 2.隔离电阻将一级、二级器件分离开，并且承担了一部分电压，降低了电流。 要注意隔离电阻不能太大，如果ESD保护电路的阻抗相当大，那么ESD电 流会直接流入内部电路，后果不堪设想。 3.二级器件有两个作用： )一级器件首先要确保大电流的释放，往往拥有过高的触发电压，在一级器 件开启前，必须由二级器件来承担这期间的ESD应力： 2)二级器件一般连接着内部电路的缓冲器，也就是晶体管的栅极，二级器件 的钳位电压必须低于缓冲晶体管栅极的击穿电压，才能保护内部电路。 因此，二级器件的设计重点不是电流的释放能力，而是低触发电压和低钳 位电压。对耐压等级要求不高的电路，二级器件可以省略。 11
第三章 静电放电保护电路的设计 这一章，我们将根据之前提到的静电保护电路的基本架构，设计出具体的 保护电路，分为 I/O 保护电路和电源钳位电路两部分。 3.1 I/O 保护电路 HBM 和 MM 模式的 ESD 来自外界，故 I/O 保护电路通常做在 PAD 的下面 或旁边。在输出端，由于互补输出的 PMOS 和 NMOS 尺寸较大，本身就能当做 ESD 保护组件。但输入端一般直接连接在 MOS 管的栅极，容易被 ESD 击穿， 因此在输入端必须要做一组保护电路。Equation Section (Next) I/O 保护电路通常由三部分组成：一级器件、隔离电阻和二级器件[4][10]。 图 3-1 给出了这三部分的连接。 图 3-1 I/O 保护电路的结构框图 三部分的作用和设计要求如下： 1. 一级器件是 ESD 保护电路的核心组件，吸收大部分电流。 2. 隔离电阻将一级、二级器件分离开，并且承担了一部分电压，降低了电流。 要注意隔离电阻不能太大，如果 ESD 保护电路的阻抗相当大，那么 ESD 电 流会直接流入内部电路，后果不堪设想。 3. 二级器件有两个作用： 1)一级器件首先要确保大电流的释放，往往拥有过高的触发电压，在一级器 件开启前，必须由二级器件来承担这期间的 ESD 应力； 2)二级器件一般连接着内部电路的缓冲器，也就是晶体管的栅极，二级器件 的钳位电压必须低于缓冲晶体管栅极的击穿电压，才能保护内部电路。 因此，二级器件的设计重点不是电流的释放能力，而是低触发电压和低钳 位电压。对耐压等级要求不高的电路，二级器件可以省略。 11