接着自上而下，设计出模块和器件：在此基础上实现一个简单系统的保护网络， 经过仿真得到电流路径。本文的主要贡献包括： 1.从系统角度分析静电保护电路的架构。 2.从各个方面，包括触发电压、钳位电压、电流排放能力、噪声等因素讨论了 ESD器件。 3.以RC频率触发的电源钳位为核心设计整个网络，而非电压触发的电源钳位 电路，提高了整个电路的ESD保护能力。 1.3论文组织结构 本文从静电放电保护电路的应用出发，首先阐述了静电放电的基本理论， 接着自上而下设计了一个ESD保护网络，并根据仿真结果总结了在各个测试模 式下电流的流向。具体的组织结构如下： 第二章介绍了静电放电的基本概念，包括静电放电的模式、如何测试以及 如何判断电路的ESD故障，然后给出了一个ESD电路设计的基本架构。 第三章着手设计具体的电路，细分到两类电路：/O保护电路和电源钳位电 路。然后分析了这两类电路的实现方式以及需要注意的设计细节。 第四章给出了一个应用于二输入二输出系统的ESD保护网络，并通过仿真， 验证了能满足测试的八种组合模式。 第五章对本文做出了总结，并对今后工作做了展望
接着自上而下，设计出模块和器件；在此基础上实现一个简单系统的保护网络， 经过仿真得到电流路径。本文的主要贡献包括： 1. 从系统角度分析静电保护电路的架构。 2. 从各个方面，包括触发电压、钳位电压、电流排放能力、噪声等因素讨论了 ESD 器件。 3. 以 RC 频率触发的电源钳位为核心设计整个网络，而非电压触发的电源钳位 电路，提高了整个电路的 ESD 保护能力。 1.3 论文组织结构 本文从静电放电保护电路的应用出发，首先阐述了静电放电的基本理论， 接着自上而下设计了一个 ESD 保护网络，并根据仿真结果总结了在各个测试模 式下电流的流向。具体的组织结构如下： 第二章介绍了静电放电的基本概念，包括静电放电的模式、如何测试以及 如何判断电路的 ESD 故障，然后给出了一个 ESD 电路设计的基本架构。 第三章着手设计具体的电路，细分到两类电路：I/O 保护电路和电源钳位电 路。然后分析了这两类电路的实现方式以及需要注意的设计细节。 第四章给出了一个应用于二输入二输出系统的 ESD 保护网络，并通过仿真， 验证了能满足测试的八种组合模式。 第五章对本文做出了总结，并对今后工作做了展望。 4
第二章静电放电的基本概念 2.1静电放电的模式 根据ESD产生机制，通常把与集成电路相关的ESD事件分为三类，相应的 有三种测试模型[3]：Equation Section2 1.人体放电模型(human-body model,HBM) 指带静电人体接触到C后，静电由1C管脚放电到地。三种模型中，人体 放电模型最为通行。此放电模型会在几百s的时间内产生数安培的瞬间电流。 在HBM标准中，用100pf电容串联1500Q电阻的RC网络来模拟已充电人体。 此RC网络具有特征上升和下降时间。其中特征下降时间与RC时间有关。 THBM=RHBMCHBM (2.1) 式中，RHBM和CHBM分别为人体模型中的串联电阻和电容。故下降时间在 100~200ns的数量级。 若将HBM波形看做是电容、电感和电阻串联的RLC网络的集总，可以证明 上升时间由式(2.2)决定。 2L tr= R (2.2) 在HBM模型中，电感在5~10uH,故上升时间在10~20ns的数量级。 我们在接下去的设计和仿真都是围绕HBM模型考虑的。 2.机器放电模型(machine model,MM) 指工厂机器本身累积了静电，当机器触碰C时，该静电通过C放电。因 为大多数机器都是用金属制造的，其等效电阻为OQ,故其放电的过程比HBM 模型短，在几十ns间，对IC的损伤更大。 3.器件充电模型(charge-device model,.CDM) 指IC自身内部的充放电过程。具体指IC先因磨擦或其它因素在内部累积了 静电，但在累积过程中并没发生损害。带静电C在处理过程中，当引脚碰到地 时，IC内部的静电便会释放出来，造成了放电的现象。CDM模型的放电时间更 短，仅约几s之内。因为1C内部累积的静电会因对地的等效电容而变，而由 于放电时IC的摆放位置等多种因素，CDM模型很难被模拟
第二章 静电放电的基本概念 2.1 静电放电的模式 根据ESD产生机制，通常把与集成电路相关的ESD事件分为三类，相应的 有三种测试模型[3]：Equation Section 2 1. 人体放电模型(human-body model, HBM) 指带静电人体接触到 IC 后，静电由 IC 管脚放电到地。三种模型中，人体 放电模型最为通行。此放电模型会在几百 ns 的时间内产生数安培的瞬间电流。 在 HBM 标准中，用 100pf 电容串联 1500Ω 电阻的 RC 网络来模拟已充电人体。 此 RC 网络具有特征上升和下降时间。其中特征下降时间与 RC 时间有关。 τHBM HBM HBM = R C (2.1) 式中，RHBM和CHBM分别为人体模型中的串联电阻和电容。故下降时间在 100~200ns的数量级。 若将HBM波形看做是电容、电感和电阻串联的RLC网络的集总，可以证明 上升时间由式(2.2)决定。 r ≅ 2L t R (2.2) 在 HBM 模型中，电感在 5~10μH，故上升时间在 10~20ns 的数量级。 我们在接下去的设计和仿真都是围绕 HBM 模型考虑的。 2. 机器放电模型(machine model, MM) 指工厂机器本身累积了静电，当机器触碰 IC 时，该静电通过 IC 放电。因 为大多数机器都是用金属制造的，其等效电阻为 0Ω，故其放电的过程比 HBM 模型短，在几十 ns 间，对 IC 的损伤更大。 3. 器件充电模型(charge-device model, CDM) 指 IC 自身内部的充放电过程。具体指 IC 先因磨擦或其它因素在内部累积了 静电，但在累积过程中并没发生损害。带静电 IC 在处理过程中，当引脚碰到地 时，IC 内部的静电便会释放出来，造成了放电的现象。CDM 模型的放电时间更 短，仅约几 ns 之内。因为 IC 内部累积的静电会因对地的等效电容而变，而由 于放电时 IC 的摆放位置等多种因素，CDM 模型很难被模拟。 5
2.2静电放电的测试 静电放电的形式多种多样，不仅体现在模式上，还体现在路径上。ESD电 流在电路中的流窜有一定路径可循，在测试时，对各引脚做交叉放电固然可行， 但是效率低下也没必要，必须要有一套正确而高效的测试方法和准则。 2.2.1静电放电的测试组合 1.VDD到VSS 1)正向模式：VDD施加正的ESD电压，VSS接地，其余引脚悬空： 2)反向模式：VDD施加负的ESD电压，VSS接地，其余引脚悬空。 2./O引脚到VDD或VSS 1)正向到VSS模式(positive-to-VSS mode,PS mode):VSS接地，指定 /O引脚施加正的ESD电压，对VSS放电，其余引脚悬空： 2)反向到VSS模式(negative-to-VSS mode,NS mode):VSS接地，指定 /O引脚施加负的ESD电压，对VSS放电，其余引脚悬空： 3)正向到VDD模式(positive-to-VDD mode,.PD mode)):VDD接地，指定 /O引脚施加正的ESD电压，对VDD放电，其余引脚悬空： 4)反向到VDD模式(negative-to-VDD mode,ND mode):VDD接地，指定 I/O引脚施加负的ESD电压，对VDD放电，其余引脚悬空。 3./O引脚到/○引脚 1)正向模式：指定O引脚施加正的ESD电压，其余所有/O引脚一起接 地，VDD和VSS引脚悬空： 2)反向模式：指定O引脚施加负的ESD电压，其余所有/O引脚一起接 地，VDD和VSS引脚悬空。 综上，ESD的测试组合共有八种类型。 2.2.2静电放电的故障判定 有了测试模式，如何判定芯片己被ESD所损坏？通常用如下三种方法1]： 1.绝对漏电流：当其引脚的漏电流超过1μA(或10μA)时，认为芯片已损坏。 漏电流会随所加偏压增加而增加，所加的偏压有人用2 V(VDDX1.1),也有 人用2.5 V(VDDX1.4)。 6
2.2 静电放电的测试 静电放电的形式多种多样，不仅体现在模式上，还体现在路径上。ESD 电 流在电路中的流窜有一定路径可循，在测试时，对各引脚做交叉放电固然可行， 但是效率低下也没必要，必须要有一套正确而高效的测试方法和准则。 2.2.1 静电放电的测试组合 1. VDD 到 VSS 1) 正向模式：VDD 施加正的 ESD 电压，VSS 接地，其余引脚悬空； 2) 反向模式：VDD 施加负的 ESD 电压，VSS 接地，其余引脚悬空。 2. I/O 引脚到 VDD 或 VSS 1) 正向到 VSS 模式(positive-to-VSS mode, PS mode)：VSS 接地，指定 I/O 引脚施加正的 ESD 电压，对 VSS 放电，其余引脚悬空； 2) 反向到 VSS 模式(negative-to-VSS mode, NS mode)：VSS 接地，指定 I/O 引脚施加负的 ESD 电压，对 VSS 放电，其余引脚悬空； 3) 正向到 VDD 模式(positive-to-VDD mode, PD mode)：VDD 接地，指定 I/O 引脚施加正的 ESD 电压，对 VDD 放电，其余引脚悬空； 4) 反向到 VDD 模式(negative-to-VDD mode, ND mode)：VDD 接地，指定 I/O 引脚施加负的 ESD 电压，对 VDD 放电，其余引脚悬空。 3. I/O 引脚到 I/O 引脚 1) 正向模式：指定 I/O 引脚施加正的 ESD 电压，其余所有 I/O 引脚一起接 地，VDD 和 VSS 引脚悬空； 2) 反向模式：指定 I/O 引脚施加负的 ESD 电压，其余所有 I/O 引脚一起接 地，VDD 和 VSS 引脚悬空。 综上，ESD 的测试组合共有八种类型。 2.2.2 静电放电的故障判定 有了测试模式，如何判定芯片已被 ESD 所损坏？通常用如下三种方法[1] ： 1. 绝对漏电流：当其引脚的漏电流超过 1μA(或 10μA)时，认为芯片已损坏。 漏电流会随所加偏压增加而增加，所加的偏压有人用 2V(VDDX1.1)，也有 人用 2.5V(VDDX1.4)。 6
2.相对-V漂移：指引脚看进芯片内部的-V特性曲线漂移量在20%(30%或 40%)时，认为芯片己损坏。 3.功能：检查ESD测试后的功能是否仍符合原来的规格。 用不同的故障判定准则，对同一芯片而言，测出的ESD耐压值差距可能非 常大。因此ESD测试要在统一了故障判定准则的前提下，才能进行。 2.3静电保护电路的基本架构 一个引脚的静电放电故障临界电压(ESD failure threshold)定义为该引脚在 所有测试模式下的耐压最低值，一颗芯片的静电放电故障临界电压定义为所有 引脚中静电放电故障临界电压最小的电压值[4]，故ESD保护电路的安排必须全 方位考虑每个引脚的ESD测试的各种组合。 图2-1给出了一个简单的ESD保护网络的抽象模型，箭头方向为可选路径。 可以看到，每个/O引脚都有PD和NS的保护电路，VDD到VSS有双向的电源钳 位电路。接下去，我们将根据ESD测试的八种测试组合，指出当ESD来临时， 该ESD保护网络对应的电流排放路径。 VDD VO I/O ProtectT ProtectT Circuit 1 Circuit 3 VDD- Internal to-VSS Pad A Pad B Circuits ESD 1 I/○ Clamp Circuit Protect Protect] Circuit 2 Circuit 4 Vss 图2-1简单ESD保护网示意图 1.VDD到VSS 1)正向模式：通过电源钳位电路： 2)反向模式：通过/O保护电路1、2、3、4以及电源钳位电路，如图2-2
2. 相对 I-V 漂移：指引脚看进芯片内部的 I-V 特性曲线漂移量在 20% (30%或 40%)时，认为芯片已损坏。 3. 功能:：检查 ESD 测试后的功能是否仍符合原来的规格。 用不同的故障判定准则，对同一芯片而言，测出的 ESD 耐压值差距可能非 常大。因此 ESD 测试要在统一了故障判定准则的前提下，才能进行。 2.3 静电保护电路的基本架构 一个引脚的静电放电故障临界电压(ESD failure threshold)定义为该引脚在 所有测试模式下的耐压最低值，一颗芯片的静电放电故障临界电压定义为所有 引脚中静电放电故障临界电压最小的电压值[4]，故 ESD 保护电路的安排必须全 方位考虑每个引脚的 ESD 测试的各种组合。 图 2-1给出了一个简单的ESD保护网络的抽象模型，箭头方向为可选路径。 可以看到，每个I/O引脚都有PD和NS的保护电路，VDD到VSS有双向的电源钳 位电路。接下去，我们将根据ESD测试的八种测试组合，指出当ESD来临时， 该ESD保护网络对应的电流排放路径。 图 2-1 简单 ESD 保护网示意图 1. VDD 到 VSS 1) 正向模式：通过电源钳位电路； 2) 反向模式：通过 I/O 保护电路 1、2、3、4 以及电源钳位电路，如图 2-2。 7
VDD 个 I/O Protect ProtectT Circuit 1 Circuit 3 VDD- Internal to-VSS Pad A Circuits Pad B ESD Clamp I/O 1/O Circuit ProtectT ProtectT Circuit 2 Circuit 4 VSS 图2-2VDD到VSS反向模式时的ESD电流路径 2./O引脚到VDD或VSS 1)正向到VSS模式：电流从引脚A,依次通过/O保护电路1、VDD、电 源钳位电路，流向VSS,如图2-3： VDD VO I/O Protect Protect Circuit 1 Circuit 3 VDD- Pad A Internal to-VSS Pad B ESD Circuits Clamp I/O VO Circuit Protect Protect Circuit 2 Circuit 4 VSS 图2-3PS模式时的ESD电流路径 2)反向到VSS模式：通过/O保护电路2： 3)正向到VDD模式：通过I/O保护电路1： 8
I/O Protect Circuit 2 VDDto-VSS ESD Clamp Circuit I/O Protect Circuit 1 Internal Circuits I/O Protect Circuit 4 I/O Protect Circuit 3 VDD VSS Pad A Pad B 图 2-2 VDD 到 VSS 反向模式时的 ESD 电流路径 2. I/O 引脚到 VDD 或 VSS 1) 正向到 VSS 模式：电流从引脚 A，依次通过 I/O 保护电路 1、VDD、电 源钳位电路，流向 VSS，如图 2-3； 图 2-3 PS 模式时的 ESD 电流路径 2) 反向到 VSS 模式：通过 I/O 保护电路 2； 3) 正向到 VDD 模式：通过 I/O 保护电路 1； 8