VHDL中的结构设计:元件例化语句 设计的要点:建立元件端口之间的连接 元件:已经定义的电路模块(实体),可以 来自标准库中,也可以是自己或他人以前编 译过的实体 元件的基本要点: 元件名输入/输出端口特点;
VHDL中的结构设计：元件例化语句 设计的要点：建立元件端口之间的连接； 元件：已经定义的电路模块（实体），可以 来自标准库中，也可以是自己或他人以前编 译过的实体； 元件的基本要点： 元件名 输入/输出端口特点；
kanda kiny entity butnot is u1 u2 port(x, y: in bit; z: out bit); end butnot architecture str of butnot is signal temp bit; component kin port (a: in bit; y: out bit) end component; component kand2 port(a, b: in bit; y: out bit);end component
VHDL中的结构设计的实例 entity butnot is port (x,y: in bit; z: out bit); end butnot; architecture str of butnot is signal temp: bit; component kinv port (a: in bit; y: out bit); end component; component kand2 port (a,b: in bit; y: out bit);end component;
VHDL中的结构设计的实例 begin ul: kin port map(y, temp); u2: kand2 port map(x, temp, z); end str: kand kiny u1 u2
VHDL中的结构设计的实例 begin u1: kinv port map(y,temp); u2: kand2 port map(x,temp,z); end str;
VHDL中的结构设计的特点 Architecture str of实体名is 元件说明;-(电路设计中使用的元件及端口) 信号说明;-(电路设计中各中间连接点) begin 元件使用语句;--(端口与信号(中间连接点 及输入输出端点)的连接关系) end str
VHDL中的结构设计的特点 Architecture str of 实体名 is 元件说明；--（电路设计中使用的元件及端口） 信号说明；--（电路设计中各中间连接点） begin 元件使用语句；--（端口与信号（中间连接点 及输入/输出端点）的连接关系） end str；
VHDL中的结构设计:元件说明 component元件名 port(信号名:模式信号类型; ●●●●●● 信号名:模式信号类型) end component i 要点: 所用的电路实体应在Work库或已说明的库中 模块名称和对应端口名称顺序应完全一致
VHDL中的结构设计：元件说明 component 元件名 port（信号名：模式 信号类型； ……. 信号名：模式 信号类型）； end component； 要点： 所用的电路实体应在work库或已说明的库中； 模块名称和对应端口名称顺序应完全一致；