组合运算模块的VHDL设计 在硬件逻辑电路中,实际面对的数据对象总 是逻辑量,能够直接形成的运算是逻辑运算。 算术运算可以看作是一种抽象的行为描述。 组合运算电路主要包括加法器( adder)和 乘法器( multipliers)
在硬件逻辑电路中，实际面对的数据对象总 是逻辑量，能够直接形成的运算是逻辑运算。 算术运算可以看作是一种抽象的行为描述。 组合运算电路主要包括加法器（adder）和 乘法器（multipliers）。 组合运算模块的VHDL设计
组合运算模块的设计特点 VHDL的算术运算可以采用不同方式进行: 利用算术量和算术运算进行行为描述 利用 igned和 unsigned类型直接进行 进 制加减运算(对应于加法器) 直接设计加法的基本逻辑单元,再通过结 构设计方式形成加法器和乘法器等功能单元
组合运算模块的设计特点 VHDL的算术运算可以采用不同方式进行： 利用算术量和算术运算进行行为描述。 利用signed和unsigned类型直接进行 二 进 制加减运算（对应于加法器）； 直接设计加法的基本逻辑单元，再通过结 构设计方式形成加法器和乘法器等功能单元
组合运算模块的行为设计 直接利用VHDL中的加法运算和乘法运算可 以对 integer类型的数据进行运算。 例:一个4抽头的FR滤波器的直接实现。 X3 X2 X1 XO ∝ ∝ ∝ hO h2 h3
组合运算模块的行为设计 直接利用VHDL中的加法运算和乘法运算可 以对integer类型的数据进行运算。 例：一个4抽头的FIR滤波器的直接实现
组合运算模块的行为设计 entity fir is port(X0, x1, x 2, X3: in integer; hO, h1, h2, h3: in integer, y: out integer end fir: architecture beh of fir is egin y<=x32h0+x2h1+x1h2+x0h3: end beh 综合结果:需要使用15800个LUT
组合运算模块的行为设计 entity fir4 is port (x0,x1,x2,x3: in integer; h0,h1,h2,h3: in integer; y: out integer); end fir4; architecture beh of fir4 is begin y<=x3*h0+x2*h1+x1*h2+x0*h3; end beh; 综合结果：需要使用15800个LUT！
组合运算模块的行为设计 在数字逻辑电路中,通常进行的运算采用二 进制形式,通过符号数或无符号数的运算规 则进行 为了体现这一特点,在算术运算包集合 IEEE std_logic_arith中,定义了 signed和 unsinged两种数据类型
组合运算模块的行为设计 在数字逻辑电路中，通常进行的运算采用二 进制形式，通过符号数或无符号数的运算规 则进行； 为了体现这一特点，在算术运算包集合 IEEE.std_logic_arith中，定义了signed和 unsinged 两种数据类型