VHDL与 Verilog HDL的对比 1.整体结构 VHDL Verilog HDl entity实体名 is module模块名(端囗表) port(端口说明)输入/输出端口说明 en Architecture . is 说明部分 变量类型说明 begin 并行执行语句;并行执行语句 end结构体名; endmodule
1．整体结构 VHDL Verilog HDL entity 实体名 is module 模块名（端口表） port（端口说明 ） 输入/输出端口说明 end Architecture …is 说明部分； 变量类型说明； begin 并行执行语句； 并行执行语句； end 结构体名； endmodule VHDL 与 Verilog HDL 的对比
VHDL与 Verilog HDL的对比 1.整体结构点评: 两者整体结构基本相似; VHDL分为两段描述,需要进行大量说明, 程序通常比较长; Verilog HDL采用一段描述,通常不进行说 明,或只进行非常简短的说明,程序比较简 短
1．整体结构 点评： 两者整体结构基本相似； VHDL分为两段描述，需要进行大量说明， 程序通常比较长； Verilog HDL采用一段描述，通常不进行说 明，或只进行非常简短的说明，程序比较简 短。 VHDL 与 Verilog HDL 的对比
VHDL与 Verilog HDL的对比 2.外部端口描述 entity mux is port(: in std logic vector(1 downto 0) a, b, c, d: in std logic vector (7 downto 0 y: out std logic vector (7 downto O)); end muxi module kmux4 1(s, a, b, c,d,y); input[1: 0]s; input [ 7: 0] a, b, c, d output7: 0ly
2．外部端口描述 entity mux4 is port (s: in std_logic_vector(1 downto 0); a,b,c,d: in std_logic_vector(7 downto 0); y: out std_logic_vector( 7 downto 0)); end mux4; module kmux4_1(s,a,b,c,d,y); input[1:0] s; input [7:0] a,b,c,d; output[7:0] y; VHDL 与 Verilog HDL 的对比
VHDL与 Verilog HDL的对比 2.外部端口描述点评 VHDL采用实体专门描述,需要为每个信号 指定传输模式和数据类型,可以输入输出抽 象的数据; Verilog HDL釆用简单语句描述,只指出端 口的基本模式和数据宽度,只能输入输出较 具体的数据
2．外部端口描述 点评 VHDL采用实体专门描述，需要为每个信号 指定传输模式和数据类型，可以输入输出抽 象的数据； Verilog HDL采用简单语句描述，只指出端 口的基本模式和数据宽度，只能输入输出较 具体的数据。 VHDL 与 Verilog HDL 的对比
VHDL与 Verilog HDL的对比 3.数据对象和数据类型 VHDL的数据对象有常量、信号和变量,分 别表达不同的硬件对应概念 每种对象都可以设置为不同的数据类型,可 以明确表达眢种具体或抽象的数据 数据使用时必须进行类型说明,运算时必须 考虑类型的一致性
3．数据对象和数据类型 VHDL的数据对象有常量、信号和变量，分 别表达不同的硬件对应概念； 每种对象都可以设置为不同的数据类型，可 以明确表达各种具体或抽象的数据； 数据使用时必须进行类型说明，运算时必须 考虑类型的一致性。 VHDL 与 Verilog HDL 的对比