数字集成电路的设计流程 start pelayo design entry simulati design VHDL/Verilog logic synthesis netlist L A partitioning postlayout floorplanning simulation placement circuit routing design extraction ILlogic cells back-annotated netlist finish
数字集成电路的设计流程
数字集成电路的设计流程 设计输入:以电路图或HDL语言的形式形 成电路文件;输入的文件经过编译后,可 以形成对电路逻辑模型的标准描述; 逻辑仿真(功能仿真):对如上形成的逻 辑描述加入输入测试信号,检查输出信号 是否满足设计要求;在此没有考虑任何时 间关系,只是检测逻辑是否有错;
设计输入：以电路图或HDL语言的形式形 成电路文件；输入的文件经过编译后，可 以形成对电路逻辑模型的标准描述； 逻辑仿真（功能仿真）：对如上形成的逻 辑描述加入输入测试信号，检查输出信号 是否满足设计要求；在此没有考虑任何时 间关系，只是检测逻辑是否有错； 数字集成电路的设计流程
数字集成电路的设计流程 系统分割(设计综合):采用特定的设计 方法分解实现电路模型,得到电路实际采 用的逻辑单元及其相互连接戒式;在GA设 计时,电路会分割为23输入的逻辑单元, 在FPGA设计中,分割为4输入逻辑单元 而采用CPLD设计时,则分割为更大的逻 辑单元
系统分割（设计综合）：采用特定的设计 方法分解实现电路模型，得到电路实际采 用的逻辑单元及其相互连接形式；在GA设 计时，电路会分割为2-3输入的逻辑单元， 在FPGA设计中，分割为4输入逻辑单元, 而采用CPLD设计时，则分割为更大的逻 辑单元。 数字集成电路的设计流程
数字集成电路的设计流程 系统分割(设计综合):采用特定的设计 方法分解实现电路模型,得到电路实际采 用的逻辑单元及其相互连接戒式;在GA设 计时,电路会分割为23输入的逻辑单元, 在FPGA设计中,分割为4输入逻辑单元 而采用CPLD设计时,则分割为更大的逻 辑单元
系统分割（设计综合）：采用特定的设计 方法分解实现电路模型，得到电路实际采 用的逻辑单元及其相互连接形式；在GA设 计时，电路会分割为2-3输入的逻辑单元， 在FPGA设计中，分割为4输入逻辑单元, 而采用CPLD设计时，则分割为更大的逻 辑单元。 数字集成电路的设计流程
数字集成电路的设计流程 前仿真:采用综合出的电路结构,对每个 逻辑单元添加上对应的时间延迟信息;在 此基础上进行仿真,检测电路是否存在逻 辑或时序错误; 电路的布局,定位与布线:对于通过前仿 真的电路系统,从全局到局部,进行每个 单元的定位以及相关的连线安排;
前仿真：采用综合出的电路结构，对每个 逻辑单元添加上对应的时间延迟信息；在 此基础上进行仿真，检测电路是否存在逻 辑或时序错误； 电路的布局，定位与布线：对于通过前仿 真的电路系统，从全局到局部，进行每个 单元的定位以及相关的连线安排； 数字集成电路的设计流程