数字电路模块的VHDL设计 组合模块的设计 时序模块的设计 存储模块的设计
数字电路模块的VHDL设计 组合模块的设计 时序模块的设计 存储模块的设计
组合模块的VHDL设计 基本逻辑单元电路 数据传输控制电路 数据编码转换电路 数据运算电路
组合模块的VHDL设计 基本逻辑单元电路 数据传输控制电路 数据编码转换电路 数据运算电路
基本逻辑单元的设计 基本门电路表达简单逻辑关系,采用简单的 赋值语句就能方便地实现;没有必要采用更 复杂的结构。例如: 反相器y<=nota; 4输入与非门y<=not(a0anda1anda2anda3); 与或非y<=not( al and a2)or(a3anda4);
基本逻辑单元的设计 基本门电路表达简单逻辑关系，采用简单的 赋值语句就能方便地实现；没有必要采用更 复杂的结构。例如： 反相器 y <= not a; 4输入与非门 y <= not (a0 and a1 and a2 and a3); 与或非 y <= not((a1 and a2) or( a3 and a4));
基本逻辑单元的设计 为了表达门电路的延迟时间,可以利用 after语句表达延迟时间;对基本门电路延 迟时间的设计能够较真实地模拟电路信号传 输的实际情况,分析时序步骤的正确性,避 免竞争冒险;但吡类语句对电珞综合没有效 果;
基本逻辑单元的设计 为了表达门电路的延迟时间，可以利用 after语句表达延迟时间；对基本门电路延 迟时间的设计能够较真实地模拟电路信号传 输的实际情况，分析时序步骤的正确性，避 免竞争冒险；但此类语句对电路综合没有效 果；
基本逻辑单元的设计 例:3输入端异或门y=a⊕bc 参见p417表546 architecture rtl of kxor 3 is signal yl: std logIc, begin <=a xor b xor c y<=yl after 3 ns when y1=else yI after 5 ns when y1=0 end rti
基本逻辑单元的设计 例：3输入端异或门 参见 p.417 表5-46 architecture rtl of kxor3 is signal y1: std_logic; begin y1<= a xor b xor c ; y<= y1 after 3 ns when y1='1' else y1 after 5 ns when y1='0' ; end rtl; y = abc