实体与元件说明的对比 entity kanda is port(a, b: in std logic; y: out std logic) end kand component kand port (a, b: in std I y: out std logic); end component
实体与元件说明的对比 entity kand2 is port(a, b: in std_logic; y: out std_logic); end kand2; component kand2 port（a, b: in std_logic; y: out std_logic); end component;
VHDL中的结构设计:元件使用 元件编号:元件名 port map(信号对应表) 元件使用语句要点: 对每一元件应该指定唯一的编号 元件名称应该与已经有的元件名称完全一致; 元件使用语句为并行语句,只能在结构体中使 用,不能在子程序中(函数、过程、进程)使 用
VHDL中的结构设计：元件使用 元件编号：元件名 port map（信号对应表）； 元件使用语句要点： 对每一元件应该指定唯一的编号； 元件名称应该与已经有的元件名称完全一致； 元件使用语句为并行语句，只能在结构体中使 用，不能在子程序中（函数、过程、进程）使 用
信号对应表的格式 将本元件的各端口与外部的信号接点或端口建 立连接;每个连接应该具有一个唯一的名称 例:原来元件的端口: port(a, b: in std logic y: out std logic); 顺序关联法:port(data,en,out) 名称关联法:port(a=>data,y=>out,b=>en);
信号对应表的格式 将本元件的各端口与外部的信号接点或端口建 立连接；每个连接应该具有一个唯一的名称； 例：原来元件的端口： port（a, b: in std_logic;y: out std_logic）; 顺序关联法：port（data,en,out）; 名称关联法：port（a=>data,y=>out,b=>en）;
VHDL中的结构设计的实例 质数检测器的结构设计p284表4-43 architecture prime arch of prime is signal n3 Ln2 L, nl l:std logic; signal n31 n0, n31 n2I n1, n2l n1 n0 n2 nll nO: std logic; component kinv port(a: in std logic; y: out std logic);end component; component kand2 port(a0, al: in std logic;y: out std logic);end component; component kand port(a0, al, a2: in std logic;y: out std logic);end component; component kor4 port(a0, al, a2, a3: in std logic; y: out std logic);end component
VHDL中的结构设计的实例 质数检测器的结构设计p.284 表4-43 architecture prime1_arch of prime is signal n3_l,n2_l,n1_l:std_logic; signal n3l_n0,n3l_n2l_n1,n2l_n1_n0 ,n2_n1l_n0:std_logic; component kinv port (a: in std_logic;y: out std_logic);end component; component kand2 port (a0,a1: in std_logic;y: out std_logic);end component; component kand3 port (a0,a1,a2: in std_logic;y: out std_logic);end component; component kor4 port (a0,a1,a2,a3: in std_logic;y: out std_logic);end component;