数字逻辑基础 第五章异步时序电路
数字逻辑基础 第五章 异步时序电路
异步时序电路的分类 ■基本型异步时序电路 没有触发器,依靠电路反馈记忆状态,输 入信号为电平型信号 脉冲性异步时序电路 依靠触发器记忆状态,输入为脉冲信号 (时钟信号),但是没有统一的时钟,并 且将时钟作为显式的输入对待
异步时序电路的分类 ◼ 基本型异步时序电路 没有触发器，依靠电路反馈记忆状态，输 入信号为电平型信号。 ◼ 脉冲性异步时序电路 依靠触发器记忆状态，输入为脉冲信号 （时钟信号），但是没有统一的时钟，并 且将时钟作为显式的输入对待
51基本型异步时序电路分析 ■基本型异步时序电路的模型 1 Z1 输入变量 输出变量 组合电路 Zn Y1 系统状态 r y激励状态 延时 系统总态 延时 (.xmv1,y)
5.1 基本型异步时序电路分析 ◼ 基本型异步时序电路的模型 组合电路 延 时 x1 xm z1 zn Y1 Yr y1 yr 延 时 输入变量 系统状态 激励状态 输出变量 系统总态 {x1 ,...xm,y1 ,...yr}
基本型异步时序逻辑模型的描述 r=f(,y) z=/2(x,y) y(+△)=Y(t) ■基本型异步时序电路的稳定条件是y=Y。换句话 说,在系统达到稳定以后,Y和y总是相同的。 ■正因为如此,在基本型异步时序电路中不能将y和 Y分别看作现态和次态
基本型异步时序逻辑模型的描述 ◼ 基本型异步时序电路的稳定条件是y = Y。换句话 说，在系统达到稳定以后，Y和y总是相同的。 ◼ 正因为如此，在基本型异步时序电路中不能将y和 Y分别看作现态和次态。 ( ) ( ) ( , ) ( , ) 2 1 t t t f f y Y z x y Y x y + = = =
基本型异步时序电路分析的例子 & Y1 & 系统总态 y X2 & Ir & Y2 RES & 系统状态 假想的延时环节激励状态
基本型异步时序电路分析的例子 & & & X1 X2 RES Y1 Y2 y1 y2 1 & & & 1 激励状态 系统状态 假想的延时环节 系 统 总 态