逻辑综合 逻辑综合将HDL语言编写的行为模型转换 为电路结构模型(网表)。 这种转换类似于C语言的编译器将C语言转 换为机器语言(二进制语言)
逻辑综合 逻辑综合将HDL语言编写的行为模型转换 为电路结构模型（网表）。 这种转换类似于C语言的编译器将C语言转 换为机器语言（二进制语言）；
逻辑综合 综合过程从原文出发或原始电路图出发,经 过逻辑分析,首先得出电路的详细描述,然 后再进行逻辑优化,得到简化的逻辑表达, 通过逻辑映射产生于实际电路单元的对应关 系,最后基于这种映射关系给出电路的时间 分析
逻辑综合 综合过程从原文出发或原始电路图出发，经 过逻辑分析，首先得出电路的详细描述，然 后再进行逻辑优化，得到简化的逻辑表达， 通过逻辑映射产生于实际电路单元的对应关 系，最后基于这种映射关系给出电路的时间 分析
逻辑综合 综合过程一定要基于指定的单元库(或PLD 器件)进行,选择不同的单元库会得出不同 的电路结构; 在对HDL语句的综合时,只有具备硬件对应 关系的语句才能被综合;不同的综合工具或 单元库对语言的支持能力不同
逻辑综合 综合过程一定要基于指定的单元库（或PLD 器件）进行，选择不同的单元库会得出不同 的电路结构； 在对HDL语句的综合时，只有具备硬件对应 关系的语句才能被综合；不同的综合工具或 单元库对语言的支持能力不同
HDL综合工具: Synplify 种专用的综合工具,可以支持较大范围 HDL语句的综合; 带有较全面的PLD器件库,支持采用多家公 司的各种CPLD或FPGA品件; 可以给出电路的RTL实现方式,为电路的进 步优化设计提供参考
HDL综合工具：Synplify 一种专用的综合工具，可以支持较大范围 HDL语句的综合； 带有较全面的PLD器件库，支持采用多家公 司的各种CPLD或FPGA器件； 可以给出电路的RTL实现方式，为电路的进 一步优化设计提供参考
ynplify Pro7.6基本使用流程 点击图标、打开程序; 建立约束和选项 点击 Impl Option按钮,打开约束和选项窗囗 器件选择 选择技术(公司型号)、器件类别、封装形式 速度级别;对布局选项进行设置(对于不同的 技术,选项不同);
Synplify Pro 7.6基本使用流程 点击图标、打开程序； 建立约束和选项： 点击Impl Option按钮，打开约束和选项窗口； 器件选择： 选择技术（公司型号）、器件类别、封装形式、 速度级别；对布局选项进行设置（对于不同的 技术，选项不同）；