开关电容型流水线数模转换器的设计 Switched-Capacitor Pipeline Digital-to-Analog Converter

第一章数模转换器简介 电阻型：（如图1.5） 图1.5电阻型DAC 这是一个R-2℉阶梯网络型的转换器。其优点在于能实现很好的线性度，由于所有的电流源都 是等值的，我们可以用特殊的附加技术使他们间误差较小，与电阻分压相比其结构简单得多。 缺点是电阻总是非线性的，还包含着和信号有关的寄生电容，要做到完全匹配较难。 所有这些结构类型的DAC都可以用一个公式来描述他们的转换关系： At指模拟输出量，可以是电压、电流或电荷：b.指第m位的输入值：w.指b.相应位的权重。 我们知道线性度是DAC的一个基本要求，影响线性度的至关重要的因素是元件的不匹 配，所以这里将其特别列出加以考虑。各种结构类型的D/A都有不匹配的情况，但引起的原 因各不相同： a.电流型：电流源偏差，不匹配 限定的电流源输出阻抗 负载电阻对电压的依赖性 b.电容型：电容间的偏差，不匹配 电容非线性 输出开关结电容非线性 c.电阻型：各电阻不匹配，包括△1，△W等参数 3.研究这种新型结构的理由 首先对此结构作一个简单的介绍，下一章将进行详细地叙述。他用4+2个MOS管开关 串联个等值电容，三相时钟控制运行，每一位第一步执行预充电，第二步和前一位电荷重 开关电容型流水线数模转换器的设计

第一章 数模转换器简介 电阻型：（如图 1.5） 图 1.5 电阻型 DAC 这是一个 R-2R 阶梯网络型的转换器。其优点在于能实现很好的线性度,由于所有的电流源都 是等值的，我们可以用特殊的附加技术使他们间误差较小,与电阻分压相比其结构简单得多。 缺点是电阻总是非线性的，还包含着和信号有关的寄生电容,要做到完全匹配较难。 所有这些结构类型的 DAC 都可以用一个公式来描述他们的转换关系： m M m Aout = ∑wm ⋅b =1 Aout指模拟输出量，可以是电压、电流或电荷；bm指第 m 位的输入值；wm指 bm相应位的权重。 我们知道线性度是 DAC 的一个基本要求，影响线性度的至关重要的因素是元件的不匹 配，所以这里将其特别列出加以考虑。各种结构类型的 D/A 都有不匹配的情况，但引起的原 因各不相同： a.电流型： 电流源偏差，不匹配 限定的电流源输出阻抗 负载电阻对电压的依赖性 b.电容型：电容间的偏差，不匹配 电容非线性 输出开关结电容非线性 c.电阻型： 各电阻不匹配，包括△l，△w 等参数 3. 研究这种新型结构的理由 首先对此结构作一个简单的介绍，下一章将进行详细地叙述。他用 4n+2 个 MOS 管开关 串联 n 个等值电容，三相时钟控制运行，每一位第一步执行预充电，第二步和前一位电荷重 开关电容型流水线数模转换器的设计 6

第一章数模转换器简介 分配，第三步和后一位电荷重分配，注意必须在接到前一位结果以后才能和后一位分享，从 LSB起，转换分配的结果一位一位向后传，直到bit转换结果在最后一位电容上出现为止。 比起其他结构DAC,他有很多优势： 1)由于电容网络不消耗直流功耗，所以电容型转换器的功耗很低 2)电容可达到比电阻更高的匹配精度，电容型DAC的分辨率可做得更高。电流、电阻和 传统的二进制电容网络DAC,这些电路的器件数量、电路规模会随着输入位数的增加成 指数上升，一个高精度的D/A就需要很大的芯片面积和昂贵的额外电路。而此结构 增加一位输入，电容只增加一个，器件随精度线性上升，并非呈指数变化，因而可获 得较小的芯片面积。 3)二进制电容网络DC最高位的电容是最低位电容的2倍，如此大的电容首先严重影响 了转换速度，其次占用较大的芯片面积，而此结构所有的电容都是等值的，不存在大 电容，改善速度性能。减小芯片面积。虽然匹配仍是一个主要难点，但相同电容间的 匹配比呈指数增加的电容间的匹配要容易实现。 4)再用流水线型结构，更能使速度大幅度提高，弥补了电阻电容结构RC延迟时间较大和 速度受放大器带宽限制的缺陷。 5)电流型是实现高速D/A转换的常用方法，但存在抖动(glitch)是他在高频时的最大弱 点，用此结构可实现无抖动的高速CMOS数模转换器。 综上所述，我们研究的这种新型DC可以在不是很高的时钟频率，无需特殊工艺及额外 电路的条件下，实现高速度、高精度和低功耗，这是相对于过去的电阻、电流、电容型DAC 的决定性优势。 开关电容型流水线数模转换器的设计

第一章 数模转换器简介 分配，第三步和后一位电荷重分配，注意必须在接到前一位结果以后才能和后一位分享，从 LSB 起，转换分配的结果一位一位向后传，直到 nbit 转换结果在最后一位电容上出现为止。 比起其他结构 DAC，他有很多优势: 1) 由于电容网络不消耗直流功耗，所以电容型转换器的功耗很低. 2) 电容可达到比电阻更高的匹配精度，电容型 DAC 的分辨率可做得更高。电流、电阻和 传统的二进制电容网络 DAC，这些电路的器件数量、电路规模会随着输入位数的增加成 指数上升，一个高精度的 D/A 就需要很大的芯片 面积和昂贵的额外电路。而此结构 增加一位输入，电容只增加一个，器件随精度线性上升，并非呈指数变化，因而可获 得较小的芯片面积。 3) 二进制电容网络 DAC 最高位的电容是最低位电容的 2 N-1倍，如此大的电容首先严重影响 了转换速度，其次占用较大的芯片面积，而此结构所有的电容都是等值的，不存在大 电容，改善速度性能。减小芯片面积。虽然匹配仍是一个主要难点，但相同电容间的 匹配比呈指数增加的电容间的匹配要容易实现。 4) 再用流水线型结构，更能使速度大幅度提高，弥补了电阻电容结构 RC 延迟时间较大和 速度受放大器带宽限制的缺陷。 5) 电流型是实现高速 D/A 转换的常用方法，但存在抖动(glitch)是他在高频时的最大弱 点，用此结构可实现无抖动的高速 CMOS 数模转换器。 综上所述，我们研究的这种新型 DAC 可以在不是很高的时钟频率，无需特殊工艺及额外 电路的条件下，实现高速度、高精度和低功耗，这是相对于过去的电阻、电流、电容型 DAC 的决定性优势。 开关电容型流水线数模转换器的设计 7

第二章具体实现原理 第二章具体实现原理 本文要重点描述的基于开关电容技术的流水线型CMOS数模转换器是用MOS管作开关连 接的等值电容阵列，对nbit转换，需n+1个等值电容和4n+2个开关，以另一种时钟形式， 从低位向高位进行转换，在最后与最高位对应的电容上所得到的模拟电压值即转换结果。具 体结构如下述： 1.基本结构 先介绍时钟形式，一个clock cycle中有3个不交叠的相位，中1，中2，中3，cycle一 个接一个，即3个phases按序交替出现。b中k表示第k个clock cycle,i表示第i位输 入值，b*即LSB,每一个时钟相位的延迟时间为T:(如图2.1) 2 Φ3 Φ1 Φ3 b1 图2.1时钟相位 电路结构如图：（以n=3为例，如图2.2） 1 bfol 喷2 2 峭奶 5奶站州 ⊥ ” ? C 图2.2电路结构原理图 电路是这样运行的： 第一步：当中1=1，电容C预充电，若b=1,则MOS管Q闭合，C预充电至V:反之， 若b,*=0,则Qz闭合，C预充电至0。（注意Q1是PMOS器件，Q2是NMOS器件）同 时，Co通过Qz放电至地。 开关电容型流水线数模转换器的设计 8

第二章 具体实现原理 第二章 具体实现原理 本文要重点描述的基于开关电容技术的流水线型 CMOS 数模转换器是用 MOS 管作开关连 接的等值电容阵列，对 nbit 转换，需 n+1 个等值电容和 4n+2 个开关，以另一种时钟形式， 从低位向高位进行转换，在最后与最高位对应的电容上所得到的模拟电压值即转换结果。具 体结构如下述： 1. 基本结构 先介绍时钟形式，一个 clock cycle 中有 3 个不交叠的相位, φ1，φ2，φ3，cycle 一 个接一个，即 3 个 phases 按序交替出现。bi k 中 k 表示第 k 个 clock cycle,i 表示第 i 位输 入值, b1 k 即 LSB, 每一个时钟相位的延迟时间为 T：（如图 2.1） T Φ1 Φ2 Φ3 Φ1 Φ2 Φ3 Φ1 b1 k-1 b1 k 图 2.1 时钟相位 电路结构如图：(以 n=3 为例，如图 2.2) 图 2.2 电路结构原理图 电路是这样运行的： 第一步：当 φ1=1，电容 C1预充电，若 b1 k =1，则 MOS 管 Q11闭合， C1预充电至 Vr；反之， 若 b1 k =0，则 Q12闭合，C1预充电至 0。(注意 Q11是 PMOS 器件，Q12是 NMOS 器件) 同 时，C0通过 Q02放电至地。 开关电容型流水线数模转换器的设计 8

第二章具体实现原理 第二步：中1变低，Qe和Q:(orQ2)不导通了，此时C和C1上的电压分别为0和Vb*。紧接 着中2变高，Q导通，电容C和Co上的电荷将被重新分配，同时C2将被预充电， 若b2-1通过Q2充至V,若b2=0通过Q2充至地，此过程和C预充电时一样。 第三步：中2变低，C和C1上的电压已被重新调整至Vb/2,C2上的电压为Vb2。当中3来 临时，Q闭合，C和C2上电荷重新分配，C3被预充电。 第四步：中3下降，C,C2上的电压为(b2+b*/2)V/2,C3上为Vb3。 第五步：又一clock cycle,当此cycle的Φ1结束时，C上的电压为(b+b2*/2+b*/4)V/2, 三位转换结束。 所以在第二个clock cycle的Φ1结束时，和输入数字量对应的模拟输出结果就可在 C3上得到。特别值得一提的是每位在和前一位电荷分配时，其后位必然在预充电，这样此步 完成后就恰好在下一位执行类似的操作，以达到运行上的同步和高效。 由此可见，每一位输入对应一个电容，加上Co,n位输入所需的电容为n+1个，一个时 钟相位中的周期为T,n位输入将在第+1个T变低时在最高位对应的电容上出现转换结果， 若再计入将结果输出所需的一个时钟周期，则n位DAC从输入到输出所需的时间为(n+2)T。 总之，此电路是通过从左至右，即从LSB到MSB,等值电容阵列的电荷重新分配来实现转换 功能的。 2.改进方法 1)因为不匹配、噪声等等必然或偶然因素，经过阶转换，电路肯定会产生失调，即便没 有输入也会有输出产生，用差分电路能够降低失调，减小误差。 2)输入数据每3位作为一个digital word,如bbb3,b4bsb6,bibsb9,bo这样划分，由于中1中2 中3按序交替作用，所以每个word里3个输入值并不能同时充到相应的电容上去，只能 等次位的中到来时才能作用。另外，虽然各个wOd同时输入对最后的结果并无影响， 但后几个wOrd却是重复工作，例如：在前3位的转换结果还没有到达C上 时，bbsb6,b:bsba,bo的转换是毫无意义的，每一位都要在前一位的结果得出后才能发挥 作用，之所以同时输入对结果无影响是因为转换是周期性的，b:在第一和第二个clock cycle来临时的运作完全一致，第二个cycle时的输入是有效的，才和Ca上的结果均 分，传给b5,第一个cycle时输入只是空做，bs.bs.b.b8,bg,bo也有类似情况，这样重 复的无效运行既浪费了时间，降低了速度，也无端增加了很多功耗，基于以上分析，想 开关电容型流水线数模转换器的设计 9

第二章 具体实现原理 第二步：φ1 变低，Q02和 Q11(orQ12)不导通了，此时 C0和 C1上的电压分别为 0 和 Vrb1 k 。紧接 着 φ2 变高，Q13导通，电容 C1和 C0上的电荷将被重新分配，同时 C2将被预充电， 若 b2 k =1 通过 Q21充至 Vr，若 b2 k =0 通过 Q22充至地，此过程和 C1预充电时一样。 第三步：φ2 变低，C0和 C1上的电压已被重新调整至 Vrb1 k /2，C2上的电压为 Vrb2 k 。当 φ3 来 临时，Q23闭合，C1和 C2上电荷重新分配，C3被预充电。 第四步：φ3 下降，C1，C2上的电压为(b2 k +b1 k /2)Vr/2，C3上为 Vrb3 k 。 第五步：又一 clock cycle,当此 cycle 的 φ1 结束时，C3上的电压为（b3 k +b2 k /2+b1 k /4）Vr/2， 三位转换结束。 所以在第二个 clock cycle 的 φ1 结束时，和输入数字量对应的模拟输出结果就可在 C3上得到。特别值得一提的是每位在和前一位电荷分配时，其后位必然在预充电，这样此步 完成后就恰好在下一位执行类似的操作，以达到运行上的同步和高效。 由此可见，每一位输入对应一个电容，加上 C0, n 位输入所需的电容为 n+1 个，一个时 钟相位 φ 的周期为 T，n 位输入将在第 n+1 个 T 变低时在最高位对应的电容上出现转换结果， 若再计入将结果输出所需的一个时钟周期，则 n 位 DAC 从输入到输出所需的时间为(n+2)T。 总之，此电路是通过从左至右，即从 LSB 到 MSB，等值电容阵列的电荷重新分配来实现转换 功能的。 2. 改进方法 1) 因为不匹配、噪声等等必然或偶然因素，经过 n 阶转换，电路肯定会产生失调，即便没 有输入也会有输出产生，用差分电路能够降低失调，减小误差。 2) 输入数据每 3 位作为一个 digital word，如 b1b2b3,b4b5b6,b7b8b9,b10这样划分，由于 φ1 φ2 φ3 按序交替作用，所以每个 word 里 3 个输入值并不能同时充到相应的电容上去，只能 等次位的 φ 到来时才能作用。另外，虽然各个 word 同时输入对最后的结果并无影响, 但后几个 word 却是重复工作,例如：在前 3 位的转换结果还没有到达 C3 上 时,b4b5b6,,b7b8b9,b10 的转换是毫无意义的，每一位都要在前一位的结果得出后才能发挥 作用，之所以同时输入对结果无影响是因为转换是周期性的，b4在第一和第二个 clock cycle 来临时的运作完全一致, 第二个 cycle 时的输入是有效的，才和 C3 上的结果均 分，传给 b5，第一个 cycle 时输入只是空做, b5，b6，b7，b8，b9,b10 也有类似情况，这样重 复的无效运行既浪费了时间,降低了速度，也无端增加了很多功耗，基于以上分析，想 开关电容型流水线数模转换器的设计 9

第二章具体实现原理 到用流水线操作，可以很好地解决这些问题，大大提高速度，且最有效地利用了此结构。 改进的流水线结构：（如图2.3） 01 3-bIt D F/Y 3-bit D F/F 3-bIt D F/Y bT/m 3-bit D F/F3-bit D F/Fb7/ 3-bit D F/℉ cikf3]= It Switched-Cepecttor Unit Cella 图2.3流水线结构图 图中DF/R是由D触发器构成的移位寄存器：CIk(1:3)是三相时钟： I1 Switched--Capacitor Unit Cells就是上述的基本结构：V.是参考电压源。 按每3位一个digital word分批输入数字输入端，从低位到高位通过移位寄存器来实 现，第一个clock cycle时输入bbba.应于电容网络的CiC2Ca..进行转换，bbsb6,bbbg,bo 存放在寄存器里，经过中1中2中3一个clock cycle,前三位的转换己完成了大半，又一 个cycle来临时，bbb6从寄存器出，输入到开关电容网络的第4,5,6位，此中1结束 时，前三位的转换完成。b的预充电也恰好完成，这样C和C4上的电荷重新分配，将结果 又向前推进了一位，此时b:bsba,bo仍在寄存器里，第三个cycle到后，bbbg输入，以后 的过程同前，数据的延缓输入就是这样实现的。在第二个clock cycle到来，b4充电时，电 容网络的前3位接受下一个l0bit数据的bbb3,和数据一的bbbs同时进行转换，第三个 clock cycle时。数据一的占据7,8,9位，数据二占据4,5,6位，数据三占据1,2,3 位，依此类推。如此，在输出端每经过一个clock cycle,即3T,就会得到一个输出结果， 比起原来转换完一个再开始下一个，(10+2)T才有一个输出要快得多。这就是流水线型的结 构。（具体实现电路和时钟如图2.4和图2.5) 是否使用流水线结构的不同在于：若不使用，则单次转换时间较短，需额外的电路进行 转换增益和失调的匹配：若使用，则具有较简单的电路逻辑，较少的面积和器件数量，无需 对转换增益和失调匹配。 开关电容型流水线数模转换器的设计 10

第二章 具体实现原理 到用流水线操作,可以很好地解决这些问题，大大提高速度，且最有效地利用了此结构。 改进的流水线结构：（如图 2.3） 图 2.3 流水线结构图 图中 D F/F 是由 D 触发器构成的移位寄存器；Clk(1:3)是三相时钟； 11 Switched-Capacitor Unit Cells 就是上述的基本结构；Vr是参考电压源。 按每 3 位一个 digital word 分批输入数字输入端，从低位到高位通过移位寄存器来实 现，第一个 clock cycle 时输入 b1b2b3,应于电容网络的 C1C2C3，进行转换, b4b5b6,b7b8b9,b10 存放在寄存器里，经过 φ1 φ2 φ3 一个 clock cycle,前三位的 转换已完成了大半，又一 个 cycle 来临时， b4b5b6 从寄存器出，输入到开关电容网络的第 4，5，6 位，此 φ1 结束 时，前三位的转换完成。b4的预充电也恰好完成， 这样 C3和 C4上的电荷重新分配，将结果 又向前推进了一位，此时 b7b8b9,b10仍在寄存器里，第三个 cycle 到后， b7b8b9输入，以后 的过程同前，数据的延缓输入就是这样实现的。在第二个 clock cycle 到来，b4充电时，电 容网络的前 3 位接受下一个 10bit 数据的 b1b2b3，和数据一的 b4b5b6同时进行转换，第三个 clock cycle 时。数据一的占据 7，8，9 位，数据二占据 4，5，6 位，数据三占据 1，2，3 位，依此类推。如此,在输出端每经过一个 clock cycle，即 3T，就会得到一个输出结果， 比起原来转换完一个再开始下一个,(10+2)T 才有一个输出要快得多。这就是流水线型的结 构。（具体实现电路和时钟如图 2.4 和图 2.5） 是否使用流水线结构的不同在于：若不使用，则单次转换时间较短，需额外的电路进行 转换增益和失调的匹配；若使用，则具有较简单的电路逻辑，较少的面积和器件数量，无需 对转换增益和失调匹配。 开关电容型流水线数模转换器的设计 10