第三章12位，1O0兆DAC各部分的设计和仿真 第三章12位，100兆DAC各部分的设计和仿真 速度，精度，功耗和芯片面积是DA转换器设计中的4个主要限制条件。 在电流驱动型结构中，速度可以很容易达到几十兆甚至上百兆，其重要限制是静 态线性度和动态范围。由于本结构的DAC是基于一个匹配的单位电流源阵列实 现的，电流源之间的匹配性能决定着它的静态线性度。在现代CMOS工艺中， 由于梯度误差会限制电流源的匹配精度：另外，在电流开关切换的瞬间，由于时 钟馈通，沟道电荷注入，瞬时高阻态以及开关切换不同步在输出波形中产生的毛 刺(glitch),都会使DAC的动态性能下降。因此，如何解决这些问题是下面设 计电流驱动D/A转换器所要考虑的关键问题。 DAC是一个数模混合系统，它主要分为电流源，电流开关和数字电路三个 部分。本章在第二章分析的基础上，综合考虑前面提到的各项指标，设计完成了 一个12位，100兆转换速率，分段编码的数模转换器(DAC)。 3.112位，100兆转换速率数模转换器的结构 综合芯片面积和精度两方面的考量，本文设计的数模转换器采用高7位温度 计编码，低5位二进制编码的分割结构1]。 VDD Biasing Current-steering Switches Synchronization Latches Decode Input Register 1B41B811 图3.112位，100兆DAC的结构图 11
第三章 12 位，100 兆 DAC 各部分的设计和仿真 11 第三章 12 位，100 兆 DAC 各部分的设计和仿真 速度，精度，功耗和芯片面积是 D/A 转换器设计中的 4 个主要限制条件。 在电流驱动型结构中，速度可以很容易达到几十兆甚至上百兆，其重要限制是静 态线性度和动态范围。由于本结构的 DAC 是基于一个匹配的单位电流源阵列实 现的，电流源之间的匹配性能决定着它的静态线性度。在现代 CMOS 工艺中， 由于梯度误差会限制电流源的匹配精度；另外，在电流开关切换的瞬间，由于时 钟馈通，沟道电荷注入，瞬时高阻态以及开关切换不同步在输出波形中产生的毛 刺（glitch），都会使 DAC 的动态性能下降。因此，如何解决这些问题是下面设 计电流驱动 D/A 转换器所要考虑的关键问题。 DAC是一个数模混合系统，它主要分为电流源，电流开关和数字电路三个 部分。本章在第二章分析的基础上，综合考虑前面提到的各项指标，设计完成了 一个12位，100兆转换速率，分段编码的数模转换器（DAC）。 3.1 12 位，100 兆转换速率数模转换器的结构 综合芯片面积和精度两方面的考量，本文设计的数模转换器采用高7位温度 计编码，低5位二进制编码的分割结构[1]。 图 3.1 12 位，100 兆 DAC 的结构图
第三章12位，100兆DAC各部分的设计和仿真 图3.1为本文设计的DAC的结构图，它包括电流源阵列、偏置电路、开关电 路、Latch阵列、延时单元、译码电路、输入寄存器。 由于本文采用1.8供电电压，所以选用25Ω负载电阻，预算在负载上压降为 0.5v,则满幅电流Io=20m4 1a≈5u4 1s-2P-1 下面分别对DAC的各部分进行设计和分析。 3.2电流源单元 电流源的设计是影响DAC静态和动态特性的重要因素。电流源晶体管的面 积直接影响单位电流的标准偏差，而限制NL,DNL的特性，同时也会影响电路 的动态特性；电流源的输出电阻也会影响NL,DNL等静态特性以及电路的 SNDR,SFDR等动态特性。 1)电流源晶体管的设计 由于芯片制造过程中的一些随机或非随机因素，使版图上完全匹配的MOS 电流源，在实际芯片中也存在着匹配误差。为了使这些误差在DAC精度允许的 范围内，就必须仔细设计电流源晶体管的尺寸。[1]，2] 可以看出，对于MOS电流镜，电流源的失配主要包括阀值电压的失配和B 系数失配。因此，两个匹配电流源的相对误差（△1/1)的标准差可以表示为 21= 462n+62p1B (Vas-V,) 其中，o,是两个晶体管阀值电压误匹配△M（△M=%-%2）的标准差， 且有 (V) √WL 农
第三章 12 位，100 兆 DAC 各部分的设计和仿真 12 图3.1为本文设计的DAC的结构图，它包括电流源阵列、偏置电路、开关电 路、Latch 阵列、延时单元、译码电路、输入寄存器。 由于本文采用1.8v供电电压，所以选用25Ω 负载电阻，预算在负载上压降为 0.5v，则满幅电流 20 tot I = mA 12 5 2 1 tot LSB I I = ≈ uA − 下面分别对 DAC 的各部分进行设计和分析。 3.2 电流源单元 电流源的设计是影响 DAC 静态和动态特性的重要因素。电流源晶体管的面 积直接影响单位电流的标准偏差，而限制 INL，DNL 的特性，同时也会影响电路 的动态特性；电流源的输出电阻也会影响 INL，DNL 等静态特性以及电路的 SNDR，SFDR 等动态特性。 1）电流源晶体管的设计 由于芯片制造过程中的一些随机或非随机因素，使版图上完全匹配的 MOS 电流源，在实际芯片中也存在着匹配误差。为了使这些误差在 DAC 精度允许的 范围内，就必须仔细设计电流源晶体管的尺寸。[1],[2] 可以看出，对于 MOS 电流镜，电流源的失配主要包括阀值电压的失配和β 系数失配。因此，两个匹配电流源的相对误差（ΔI I/ ）的标准差可以表示为 2 2 2 / / 4 ( ) Vt I I V V GS t β β σ σ σ Δ Δ Δ = + − 其中，σ ΔVt 是两个晶体管阀值电压误匹配ΔVt （ΔVt Vt Vt = −1 2 ）的标准差， 且有 Vt Vt A WL σ Δ = （V）
第三章12位，I00兆DAC各部分的设计和仿真 其中A是阈值电压标准偏差的面积比例因子，它由具体的工艺决定。W,L 分别是MOS管的沟道宽度和沟道长度。O1B是B系数相对误匹配（△B1B) 的标准差，它可以表示为 OABIB=- WL 其中，A是B系数的面积比例因子，B是常数。它们也由具体的工艺决定。 所以，根据以上推导可得 o'ls4(oVi) B P'IsB (VGs-V)B2 又根据12]中提取的公式算出的当WL=0.5LSB时99.7%的成品率的LSB 相对标准偏差： a1<105=0.25% ILSB 2N 3.1 结合由失配模型推导的公式，得出LSB电流源晶体管的面积要求： 4n+B)0.5 WL=- (Vas-V) 621s P1SB 表3.1工艺失配参数 参数 数值 单位 An 5.85 v·lm An 1.52 %·4m 3
第三章 12 位，100 兆 DAC 各部分的设计和仿真 13 其中 AVt 是阈值电压标准偏差的面积比例因子，它由具体的工艺决定。W，L 分别是 MOS 管的沟道宽度和沟道长度。σ Δβ / β是β 系数相对误匹配（Δβ / β ） 的标准差，它可以表示为 / A B WL β σ Δββ β = + 其中，Aβ是β 系数的面积比例因子，Bβ是常数。它们也由具体的工艺决定。 所以，根据以上推导可得 2 2 2 2 2 4( ) ( ) LSB LSB GS t I Vt I VV σ σ σ β β = + − 又根据[12]中提取的公式算出的当 INL LSB = ±0.5 时 99.7%的成品率的 LSB 相对标准偏差： 1 0.5 0.25% 2 3.1 LSB N LSB I I σ < = 结合由失配模型推导的公式，得出LSB电流源晶体管的面积要求： 2 2 2 2 2 4 ( )0.5 ( ) Vt GS t LSB LSB A A V V WL I I β σ + − = 表 3.1 工艺失配参数 参数 数值 单位 AVt 5.85 mv m ⋅μ Aβ 1.52 % ⋅μm