§8.1门延时 以上公式表明开关时间与以下两方面有关 输入的数目（扇入） 晶体管尺寸的放大倍数 输入电容十分重要，因为它是前一级逻辑门要驱动的负载。 2018-9-5 第8章高速CMOS逻辑电路设计 §8.1门延时 ●逻辑链延时 M级逻辑链的延时总和：ta= 例： 0 m=3○ m=2 m=10 →C3 C=4 Cmin 0 → Input C1 →C2 Figure 8.6 Delay time example 总延时：ta=orlm1+NAND2lm=2+OR2m3 INOT fo+mu2Cmin 3 INAND2 m=2 2 ，oR2lm3= 3 2018-9-5 第8章高速CMOS逻辑电路设计 12
2018-9-5 第8章 高速CMOS逻辑电路设计 11 §8.1 门延时 以上公式表明开关时间与以下两方面有关 输入的数目（扇入） 晶体管尺寸的放大倍数 输入电容十分重要，因为它是前一级逻辑门要驱动的负载。 2018-9-5 第8章 高速CMOS逻辑电路设计 12 §8.1 门延时 NOT 1 NAND2 2 NOR2 3 | | | d = m= + m= + m= t t t t NOT 1 0 2 min t | m= = t f +α nu C NAND2 2 0 min 3 2 2 3 t | t C pu m r α ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ = = NOR2 3 0 4 min 2 3 3 t | t C nu m f α ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ = = 总延时： z逻辑链延时 M级逻辑链的延时总和： ∑= = M i d i t t 1 例:
§8.1门延时 0 m=3X○ m-1 m=2 →C3 -C=4 Cmin Input Cl →C2 Figure 8.6 Delay time example Id =INOT Im=1 +INAND2 Im=2 +INOR2 Im=3 (n.c+}+}c =6w+[g+ 2018-9-5 第8章高速CMOS逻辑电路设计 13 §8.1门延时 ●若参照门选择对称设计：阝n=B。 反相器：Wn=Wmn,W。=rWin 上升时间和下降时间相等：t,=,+aC 输入电容：Cm=C(I+r)=Cnv 放大m倍： 上升时间和下降时间：1，=+CC, 输入电容：Cn=nCa 与非门和或非门等多输入逻辑门的对称设计： 若并联MOSFET的尺寸放大m倍，则串联MOSFET尺寸 必须放大mN倍。 2018-9-5 第8章高速CMOS逻辑电路设计 14
2018-9-5 第8章 高速CMOS逻辑电路设计 13 §8.1 门延时 0 0 min 0 min 0 min NOT 1 NAND2 2 NOR2 3 2 3 3 10 (5 3 ) 2 1 2 3 2 3 3 10 2 5 | | | t t C t C t C t t t t f r nu pu f nu r pu d m m m ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ = + + ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ + ⎠ ⎞ ⎜ ⎝ ⎛ = = = + = + = α α α α 2018-9-5 第8章 高速CMOS逻辑电路设计 14 §8.1 门延时 z若参照门选择对称设计：β n = β p min min 反相器： Wn =W ,Wp = rW 上升时间和下降时间相等： s CL t = t0 +α inv 输入电容： Cin = Cu (1+ r) = C 放大m倍： s CL m t t α = 0 + Cin = mCinv 上升时间和下降时间： 输入电容： 与非门和或非门等多输入逻辑门的对称设计： 若并联MOSFET的尺寸放大m倍，则串联MOSFET尺寸 必须放大mN 倍
§8.1门延时 ●实验法估计逻辑链的延时 N=1时：t4=(A+Bn)rmn Imin =RminCmin n= N=4 min N=3 A,B,tmin:实验中测定 N=2 W>1时： N=1 tdN =x(A+Bn)Tmin CL 0 若从N=1到N=2每个输入引起的 延时增加17%，意味着：x1=1.17 2018-9-5 第8章高速CMOS逻辑电路设计 15 §8.1门延时 ●实验法估计逻辑链的延时 N>1时： taN=x(4+Bn)tmin N=4 N=3 尺寸放大m倍： N=2 B ta.N =x(A+n)tmin m N=1 复杂N输入逻辑门： CL 0 B taw=(A+n)tmin m x2>1 2018-9-5 第8章高速CMOS逻辑电路设计 16
2018-9-5 第8章 高速CMOS逻辑电路设计 15 §8.1 门延时 min t (A Bn)τ d = + min 1 , 1 t x (A Bn)τ N d N = + − z实验法估计逻辑链的延时 N=1时： min = RminCmin τ A, B,τ min：实验中测定 Cmin C n L = N>1时： 若从N=1到N=2每个输入引起的 延时增加17%，意味着：x1=1.17 2018-9-5 第8章 高速CMOS逻辑电路设计 16 §8.1 门延时 min 1 , 1 ( n)τ m B t x A m N d N = + − min 1 , 2 1 ( n)τ m B t x x A m N d N = + − z实验法估计逻辑链的延时 尺寸放大m倍： min 1 , 1 t x (A Bn)τ N d N = + − N>1时： 复杂N输入逻辑门： 1 x2 >
§8.1门延时 m=3○ m=1 m=2 →C3 C=4 Cmin →C2 Input C Figure 8.6 Delay time example 例8.1：orlm=(A+Bx2)rnt 如果x=1.17 4=3.34A+5.3B Imin 2018-9-5 第8章高速CMOS逻辑电路设计 17 §8.2驱动大电容负载 对称设计：Bn=B。=B VpD - External load r=4= 2>1 out 设Vm=Pn=, in Rn=R。=R= B(VDD-VI) ts to +acL acR= B(VDD-VI) 输入电容：Cm=CGm+CGp=Cax(An+An) =CoL(W,+Wp)=(1+r)CoLW,=(1+r)Con 2018-9-5 第8章高速CMOS逻辑电路设计 18
2018-9-5 第8章 高速CMOS逻辑电路设计 17 §8.1 门延时 x A x B td ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = + + + 2 6 17 (2 1) 1 1 min τ NOT 1 min | = ( + ×2)τ t m= A B NAND2 2 1 3 min 2 | ⎟τ ⎠ ⎞ ⎜ ⎝ ⎛ = = + × B t m x A NOR2 3 1 4 min 3 | ⎟τ ⎠ ⎞ ⎜ ⎝ ⎛ = = + × B t m x A 例8.1： A B td 3.34 5.3 min = + τ 1.17 如果x1 = 2018-9-5 第8章 高速CMOS逻辑电路设计 18 §8.2 驱动大电容负载 p L n W r L W ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ = ⎠ ⎞ ⎜ ⎝ ⎛ 1 ' ' = = > p n p n k k r μ μ ( ) 1 DD T n p V V R R R − = = = β VTn = VTp =VT β n = β p = β s CL t = t0 +α ( ) 1 VDD VT R − ∝ = β α ox n p ox n Gn in Gn Gp ox Gn Gp C L W W r C LW r C C C C C A A ( ) (1 ) (1 ) ( ) = + = + = + = + = + 对称设计： 设 输入电容：