时序电路的基本单元设计 Latch:输出受时钟电平控制,在一段时间内 可受输入变化影响发生而变化;(电平控制) fip-flop:输出只在时钟边沿时刻发生变化, 输入信号变化不能直接导致输出变化;(边沿 控制)
时序电路的基本单元设计 Latch：输出受时钟电平控制，在一段时间内 可受输入变化影响发生而变化；（电平控制） flip-flop：输出只在时钟边沿时刻发生变化， 输入信号变化不能直接导致输出变化；（边沿 控制）
时序电路的基本单元设计 例: D latch的设计p678表8-4 process(clk, d) begin if clk='l then q<=d; end if: end process d和ck的任何变化都会导致进程执行 仅当ck为1时,d的变化才会导致q的变化
时序电路的基本单元设计 例：D latch的设计 p.678 表 8-4 process(clk,d) begin if clk='1' then q<=d; end if; end process; d和clk的任何变化都会导致进程执行； 仅当clk为1时，d的变化才会导致q的变化；
时序电路的基本单元设计 例:Dfip-fop的设计:p679表8-6 process(clk, d begin if clkevent and clk="l’ then q≤=d; end if end process i d和dlk的任何变化都会导致进程执行 只有在clk上升沿引发的进程执行中,d的变化 才会导致q的变化;
时序电路的基本单元设计 例：D flip-flop的设计：p.679 表8-6 process (clk,d ) begin if clk'event and clk='1' then q<=d; end if ; end process ; d和clk的任何变化都会导致进程执行； 只有在clk上升沿引发的进程执行中，d的变化 才会导致q的变化；
时序电路的基本单元设计 触发沿选择与清零设置问题: process(clk,clr) begin if clr='l then <=0; elsif clk'event and clk=lthen q<=d; end if: end process; 异步清零,上升沿触发;
时序电路的基本单元设计 触发沿选择与清零设置问题： process(clk,clr) begin if clr='1' then q<='0'; elsif clk'event and clk='1' then q<=d; end if; end process; 异步清零，上升沿触发；