§7.1CMOS反相器的直流特性 例7.1一个CMOS工艺具有下列参数：电源电压'oo=3.0V k,=140AV2,'m=0.70V,k。=60AV2,'p=-0.70V ②宽长比相等设计 W B. L W K=2.33 kp L)P VDD-IVipl+ m :.Vx 3-0.7+√2.33×0.7 =1.33 1+√2.33 1+ E. 2018-9-5 第7章CMOS逻辑门电子学分析 §7.1CMOS反相器的直流特性 例7.1中两种设计的版图比较 VDD VDD Mp ☒ Poly (gate) Mp n+/p+ ■ 口 Metal ■ Contact Mn n-well Gnd Gnd (a)Larger pFET design (b)Equal aspect ratios Figure 7.5 Comparison of the layouts for Example 7.1 2018-9-5 第7章CMOS逻辑门电子学分析 12
2018-9-5 第7章 CMOS逻辑门电子学分析 11 ②宽长比相等设计 n L p W L W ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ = ⎠ ⎞ ⎜ ⎝ ⎛ 2.33 ' ' ' ' = = ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ = p n p p n n p n k k L W k L W k β β Q 1.33V 1 2.33 3 0.7 2.33 0.7 1 = + − + × = + − + ∴ = p n Tn p n DD Tp M β β V β β V |V | V 例7.1 一个CMOS工艺具有下列参数： 140 A/V , 0.70V, 60 A/V , 0.70V 2 2 = = = Tp = − ' Tn p ' kn μ V k μ V 电源电压 VDD = 3.0V §7.1 CMOS反相器的直流特性 2018-9-5 第7章 CMOS逻辑门电子学分析 12 §7.1 CMOS反相器的直流特性 例7.1中两种设计的版图比较
§7.1CMOS反相器的直流特性 (4)中点电压VM与器件比的关系 Vout 3.0 1 Vout Vin 1.5 VDD =3V 2.5 Vm=+0.7V Vp=-0.7V 十D Vin 0 1.5 3.0 Figure 7.6 Dependence of Vm on the device ratio 2018-9-5 第7章CMOS逻辑门电子学分析 3 §7.2CMOS反相器的开关特性 反相器的开关波形 VpD Vin 一●+ 0 Vout 其 VpD Vout t2 Figure 7.7 General switching waveforms 输出产生延时的原因：寄生电阻和电容。 2018-9-5 第7章CMOS逻辑门电子学分析 14
2018-9-5 第7章 CMOS逻辑门电子学分析 13 §7.1 CMOS反相器的直流特性 （4）中点电压VM与器件比的关系 2018-9-5 第7章 CMOS逻辑门电子学分析 14 §7.2 CMOS反相器的开关特性 反相器的开关波形 输出产生延时的原因：寄生电阻和电容
§7.2CMOS反相器的开关特性 反相器的RC模型 VDD VDD Mp Cpp 术2 + Mn Vout Cpn Vout R。=B.nWo-V） Rp=- Bp(VDD-IVI D Cpa=CGDn+CpBn=CoL'Wn+CmAn+Chwn Pu 2 1 CDp CGDp+CDp=CoL'Wp+CpAp+Cjap Pp 2018-9-5 第7章CMOS逻辑门电子学分析 §7.2CMOS反相器的开关特性 输入电容与负载效应 VDD CGp CL Mp in Cin →● Mn CGn in (a)Single stage (b)Loading due to fan-out Figure 7.9 Input capacitance and load effects 扇出(FO):与驱动门输出端相连的负载门的数目。 Cm=CGp+CGn CL=FO×Cm=3Cm 2018-9-5 第7章CMOS逻辑门电子学分析 16
2018-9-5 第7章 CMOS逻辑门电子学分析 15 a §7.2 CMOS反相器的开关特性 ( ) 1 n DD Tn n V V R − = β ( | |) 1 p DD Tp p V V R − = β 反相器的RC模型 CDn = CGDn +CDBn = CoxL Wn +CjnAn +CjswnPn ' 2 1 CDp = CGDp +CDBp = CoxL Wp +Cjp Ap +CjswpPp ' 2 1 2018-9-5 第7章 CMOS逻辑门电子学分析 16 §7.2 CMOS反相器的开关特性 输入电容与负载效应 Cin = CGp +CGn CL FO Cin Cin = × = 3 扇出（FO）：与驱动门输出端相连的负载门的数目
§7.2CMOS反相器的开关特性 完整的反相器开关模型 ◆-VDD VDD p Mp M Vout Cout Vout Rn B(VDD-Vma) R=B(Vpo-IVmD Cou=CFET+CL=Con+CDp+CL 2018-9-5 第7章CMOS逻辑门电子学分析 §7.2CMOS反相器的开关特性 7.2.1下降时间t计算 pFET off Vout (t) VDD. Cout Vout( Rn W-i 0 Vout (0)=VDD (a)Discharge circuit (b)Output waveform Figure 7.12 Discharge circuit for the fall time calculation i=-C out Vou()=VDD dt R 2018-9-5 第7章CMOS逻辑门电子学分析 18
2018-9-5 第7章 CMOS逻辑门电子学分析 17 §7.2 CMOS反相器的开关特性 完整的反相器开关模型 ( ) 1 n DD Tn n V V R − = β ( | |) 1 p DD Tp p V V R − = β Cout = CFET +CL = CDn +CDp +CL 2018-9-5 第7章 CMOS逻辑门电子学分析 18 §7.2 CMOS反相器的开关特性 7.2.1 下降时间 tf计算 n out out out R V t V i = −C = d d Vout =VDD (0)
§7.2CMOS反相器的开关特性 i=-Cou out Vout (t) dt R Vou()=VDp VpD Vou(t)=VpDen=RCoM 下降时间t定义： 0 从0.9VoD到0.1Voo的时间间隔。 out 0=ln9rn≈2.2t.=tm 1 ..t=ty-tx =Tn In10-t In 2018-9-5 第7章CMOS逻辑门电子学分析 19 §7.2CMOS反相器的开关特性 19 7.2.2上升时间t,计算 Rp Vout(t) VpD t Cout Vout( nFET off 0 Vout (0)=0V u (a)Charge circuit (b)Output waveform Figure 7.13 Rise time calculation i=Cou dvamVpp-Vam 'om(0)=0 dt Rp 2018-9-5 第7章CMOS逻辑门电子学分析 20
2018-9-5 第7章 CMOS逻辑门电子学分析 19 §7.2 CMOS反相器的开关特性 n out out out R V t V i = −C = d d Vout =VDD (0) n n out t ∴Vout t =VDDe n = R C − τ τ ( ) , 下降时间 tf定义： 从0.9VDD到0.1VDD的时间间隔。 DD n out t V V τ ln = − out DD n V V ∴t =τ ln f y x n n n n HL ∴t = t − t =τ −τ = ln 9τ ≈ 2.2τ = t 9 10 ln10 ln 2018-9-5 第7章 CMOS逻辑门电子学分析 20 §7.2 CMOS反相器的开关特性 p out DD out out R V V t V i C − = = d d Vout(0) = 0 7.2.2 上升时间 tr计算