2.设计环境lab1 ●进入lab1目录,lab1为定制设计实验,该目录已经配置了定制设计环境 在 file manager界面的菜单选择veW- show hidden objects选项,可以看 到包括隐藏文件(以.开头的文件)在内的所有目录和文件 ●其中的 casini文件为 cadence定制工具df的初始化文件,看看你的本地 目录 student下是否有该文件,如果没有可以将其拷贝或者链接到本地目 录下,这样其他lab中的定制设计可以使用该文件 ●cds.ib文件为df的库定义文件,打开该文件可以看到用inc!ude命令将 chrt35dg_SGe目录中的一个库定义文件包括进来,这样可以利用该库文 件定义的库进行扩展 在unⅸx中()表示当前目录,(~表示本地目录 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验一 Copyright O 2011-2012 基本门电路设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验一 基本门电路设计 Page 6 2. 设计环境lab1 进入lab1目录，lab1为定制设计实验，该目录已经配置了定制设计环境 在file manager界面的菜单选择view－show hidden objects选项，可以看 到包括隐藏文件（以.开头的文件）在内的所有目录和文件 其中的.cdsinit文件为cadence定制工具dfII的初始化文件，看看你的本地 目录student下是否有该文件，如果没有可以将其拷贝或者链接到本地目 录下，这样其他lab中的定制设计可以使用该文件 cds.lib文件为dfII的库定义文件，打开该文件可以看到用include命令将 chrt35dg_SiGe目录中的一个库定义文件包括进来，这样可以利用该库文 件定义的库进行扩展 在unix中（./）表示当前目录，(～/)表示本地目录
3.启动 Cadence(icfb&) ●从你的工作目录启动 Cadence定制工具dfl icfb ●ictb为可执行文件的名称,(&)符号表示让该软件在 terminal的后台执行,即你 还可以在该 terminal中运行其他命令 工具启动后出现C: Command Interpreter Window icfb-Log: /homel/Asic/CDS. log File Tools Options **Main manu*k Loading PRshare cxt Loading layerProc cxt odin g ams. CX Loading acv cxt output area Loading arCore. cxt (CDS. log file oading selects Loading seismic cxt Loading awv cxt END OF main customization Loading LvS cxt **SKILL command input line** mouse M:**Mouse button R: **Functions** Prompt line Institute of Microelectronics, Peking University 集成电路设计实习一单元实验一 Copyright◎2011-2012 基本门电路设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验一 基本门电路设计 Page 7 3. 启动Cadence (icfb &) 从你的工作目录启动Cadence定制工具dfII <prompt> icfb & icfb为可执行文件的名称，（&）符号表示让该软件在terminal的后台执行，即你 还可以在该terminal中运行其他命令 工具启动后出现CIW: Command Interpreter Window **Main manu** **output area** (CDS.log file) **SKILL command input line** **Prompt line** **Mouse button** **Functions**
CIW ●在CⅣ窗口中,你可以查看不同工具的运行状况,包括各种错误 提示(如果设计中有错误,首先需要查看错误信息,这对我们确 定问题很有帮助) ●CN窗口为图形界面的df具集成了 cadence的定制设计工具 我们利用该设计平台开展定制设计 icfb-Log: /homel/Asic/CDS. log File Tools options Main manu Loading PRshare cxt Loading LvS cxt Loading ams cxt Loading acv. cxt output area oading schview (CDS. log file) Loading selectS cxt Loading seismic cxt oading awv cxt END OF main customization Loading LvS cxt **SKILL command input line mmouse L M:**Mouse button** R: **Functions*x Ready> **Prompt line Institute of Microelectronics, Peking University 集成电路设计实习一单元实验一 Copyright◎2011-2012 基本门电路设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验一 基本门电路设计 Page 8 CIW 在CIW窗口中，你可以查看不同工具的运行状况，包括各种错误 提示（如果设计中有错误，首先需要查看错误信息，这对我们确 定问题很有帮助） CIW窗口为图形界面的dfII工具集成了cadence的定制设计工具， 我们利用该设计平台开展定制设计 **Main manu** **output area** (CDS.log file) **SKILL command input line** **Prompt line** **Mouse button** **Functions**
4.建立自己的设计库 在df的to!菜单下启动 library manager工具,可以帮助我们管 理库中的设计数据 ● Cadence启动后会自动加载cds.ib文件定义的库 在 lbrary manage中可以看到已经有了很多库,其中的 chrt35dg_Ocel和chrt35dg_ COREcellycds lib中定义的本目录 下的库 ●chrt35dg_SiGe为模拟单元和工艺库,其中包括了定制设计所需 的器件,还包括工艺信息 ● analogic库为df提供的器件库,而 basic为d提供的基本符号 库,我们主要用 analogLib中的工艺无关器件和chrt35dg_SiGe中 的工艺相关器件构建电路 cds Deftechlib为df提供的缺省工艺库,我们不用 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验一 Copyright O 2011-2012 基本门电路设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验一 基本门电路设计 Page 9 4. 建立自己的设计库 在dfII的tools菜单下启动library manager工具，可以帮助我们管 理库中的设计数据 Cadence启动后会自动加载cds.lib文件定义的库 在library manager中可以看到已经有了很多库，其中的 chrt35dg_IOcell和chrt35dg_COREcell为cds.lib中定义的本目录 下的库 chrt35dg_SiGe为模拟单元和工艺库，其中包括了定制设计所需 的器件，还包括工艺信息 analogLib库为dfII提供的器件库，而basic为dfII提供的基本符号 库，我们主要用analogLib中的工艺无关器件和chrt35dg_SiGe中 的工艺相关器件构建电路 cdsDefTechLib为dfII提供的缺省工艺库，我们不用
建立自己的 Design Lib ●第一步 New Library OK Cancel Defaults Apply 冲p ClW->File->New->Library ubrary Technology File If you will be creating mask layout or ●第二步: Directory other physical data in this library, you will need a technology file. If you plan 弹出“ New Library对话框 to use only schematic or HDL data, a s chnology file is not 在“Name”项填写要建的 new techfile esign lib的名字,这里是 Attach to an existing techfile design03”,选择“ Attach/homelAsic/jias/200 to an existing techfile Design Manager No DM ●第三步: 弹出” Attach Design Library Attach Design Library to Technology File to Technology File”对话框 OK Cancel Defaults Apply Help 在“ Technology Library中选| New Design Library desigm 择“chrt35 dg sige” Technology Library chrt35dg_SiGe Institute of Microelectronics, Peking University 集成电路设计实习一单元实验一 基本门电路设计 Page 10 Copyright◎2011-2012
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验一 基本门电路设计 Page 10 建立自己的Design Lib 第一步： CIW->File->New->Library 第二步： 弹出“New Library”对话框 在“Name”项填写要建的 design lib的名字，这里是 “design03 ”，选择“Attach to an existing techfile” 第三步： 弹出”Attach Design Library to Technology File”对话框 在“Technology Library”中选 择“chrt35dg_SiGe