UNI 公 l898 集成电路设计实习Ⅵ LSI Design Labs 单元实验二 基于逻辑门的定制设计-1位全加器的设计 2011-2012 Institute of Microelectronics Peking University eserved
2011-2012 All rights reserved Institute of Microelectronics Peking University 集成电路设计实习 VLSI Design Labs 单元实验二 基于逻辑门的定制设计-1位全加器的设计
实验目的及时间安排 ●在实验1中我们学习了利用 cadence的定制设计工具进行晶体管级 的电路设计,包括原理图输入( schematic editor)、电路仿真 (ADE)和定制版图设计( virtuoso xl) ●在实验2中我们学习基于门级电路的定制设计方法,即利用基本门 构建更大的电路 ●门级定制设计的目的是利用现有的设计资源快速构建原型设计, 评估设计方案,后续可以再通过器件级设计进一步优化;其设计 过程和工具的使用同器件级设计基本相同,只是设计起点是门电 路 ●完成全加器的设计 ●设计时间:1次课 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验 Copyright O 2011-2012 1位全加器设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 2 实验目的及时间安排 在实验1中我们学习了利用cadence的定制设计工具进行晶体管级 的电路设计，包括原理图输入（schematic editor）、电路仿真 （ADE）和定制版图设计（virtuoso XL） 在实验2中我们学习基于门级电路的定制设计方法，即利用基本门 构建更大的电路 门级定制设计的目的是利用现有的设计资源快速构建原型设计， 评估设计方案，后续可以再通过器件级设计进一步优化；其设计 过程和工具的使用同器件级设计基本相同，只是设计起点是门电 路 完成全加器的设计 设计时间：1次课
单元实验二:实验要求 ●电路功能正确,满足真值表 完成电路版图设计,版图验证和电路提取后仿真等 设计过程 ●按照标准单元的方法摆放基本单元版图,保持单元 等高相邻接 ●版图放在第一象限,最左面单元的左下角位于坐标 原点 ●工艺提供3层金属,设计中可以使用金属1和金属2 作为基本单元之间的互连(金属3留给顶层设计) Institute of Microelectronics, Peking University 集成电路设计实习一单元实验 Copyright O 2011-2012 1位全加器设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 3 单元实验二：实验要求 电路功能正确，满足真值表 完成电路版图设计，版图验证和电路提取后仿真等 设计过程 按照标准单元的方法摆放基本单元版图，保持单元 等高相邻接 版图放在第一象限，最左面单元的左下角位于坐标 原点 工艺提供3层金属，设计中可以使用金属1和金属2 作为基本单元之间的互连（金属3留给顶层设计）
单元实验二:实验内容 ●用基本单元设计全加器AB0S0 即一位加法器 ●输入信号:Ci,A,B,其中Ci 为进位输入信号,A,B为本位010 的输入信号,即被加数和加数[011101 ●输出信号:Co,S,其中Co为 本位的进位输出信号,S为本位 的和信号 0 ●真值表:根据真值表可以得到11111 全加器的逻辑功能 S=AoBOCi Co=AB+ BCi +CiA Institute of Microelectronics, Peking University 集成电路设计实习一单元实验 Copyright O 2011-2012 1位全加器设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 4 单元实验二：实验内容 用基本单元设计全加器， 即一位加法器 输入信号：Ci，A，B，其中Ci 为进位输入信号，A，B为本位 的输入信号，即被加数和加数 输出信号：Co，S，其中Co为 本位的进位输出信号，S为本位 的和信号 真值表：根据真值表可以得到 全加器的逻辑功能 A B Ci S Co 00000 00110 01010 01101 10010 10101 11001 11111 S A B Ci Co AB BCi CiA
全加器: ●用基本单元设计全加器,即一位加法器 ●根据真值表得到的逻辑表达式中需要异或和与或等逻辑功能,可以把这 些逻辑功能用一个门电路实现,就是晶体管级的设计,但是由于器件较 多,这个设计比较复杂,我们希望利用提供的单元库中的门电路构建加 法器的版图 ●设计资源:Char标准单元库,本实验可利用其库单元的版图构建定制 加法器 chrt35dg_ COREcel下的doc目录下有库的相关文档的说明,其中有所 有单元的逻辑功能描述等详细的信息。我们在构建全加器的过程中可以 参考说明文档选择需要的标准单元 ●单元的名称:从单元的名称中我们可以大体了解其基本功能,例如与、 或、异或等,其名称中的DX表示该单元的驱动能力 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验 Copyright O 2011-2012 1位全加器设计
Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验二 1位全加器设计 Page 5 全加器： 用基本单元设计全加器，即一位加法器 根据真值表得到的逻辑表达式中需要异或和与或等逻辑功能，可以把这 些逻辑功能用一个门电路实现，就是晶体管级的设计，但是由于器件较 多，这个设计比较复杂，我们希望利用提供的单元库中的门电路构建加 法器的版图 设计资源：Chart标准单元库，本实验可利用其库单元的版图构建定制 加法器 chrt35dg_COREcell下的doc目录下有库的相关文档的说明，其中有所 有单元的逻辑功能描述等详细的信息。我们在构建全加器的过程中可以 参考说明文档选择需要的标准单元 单元的名称：从单元的名称中我们可以大体了解其基本功能，例如与、 或、异或等，其名称中的DX表示该单元的驱动能力