北京大学：《集成电路原理与设计 Principle of Integrated Circuits》课程电子教案（集成电路设计实习）单元实验4（第1次课）数字系统设计——前端

UNI 公 l898 集成电路设计实习Ⅵ LSI Design Labs 单元实验四 数字系统设计-前端 2011-2012 Institute of Microelectronics Peking University eserved

2011-2012 All rights reserved Institute of Microelectronics Peking University 集成电路设计实习 VLSI Design Labs 单元实验四 数字系统设计 -前端

实验目的及时间安排 ●掌握数字系统的半定制设计方法 完成16位加法器的RTL级电路设计和仿真 ●完成16位加法器的门级电路设计和仿真 ●完成逻辑综合 ●设计时间:1次课 ●设计数据和上机指导在lab4tar文件中 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 2 实验目的及时间安排 掌握数字系统的半定制设计方法 完成16位加法器的RTL级电路设计和仿真 完成16位加法器的门级电路设计和仿真 完成逻辑综合 设计时间：1次课 设计数据和上机指导在lab4.tar文件中

内容安排 ●前端设计:RTL逻辑仿真、逻辑综合、门级网表仿真 ●后端设计:自动布局布线和版图验证 ●标准单元库:SM|C0.35um工艺库,库文件已经放在实验的b文 件夹中,为数字半定制设计中使用的SMC035um工艺标准单元 库,包括支持逻辑仿真、逻辑综合、自动布局布线和版图验证的 设计文件 ●本实验使用 Cadence公司的EDA工具完成 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 3 内容安排 前端设计：RTL逻辑仿真、逻辑综合、门级网表仿真 后端设计：自动布局布线和版图验证 标准单元库： SMIC 0.35um工艺库，库文件已经放在实验的lib文 件夹中，为数字半定制设计中使用的SMIC 0.35um工艺标准单元 库，包括支持逻辑仿真、逻辑综合、自动布局布线和版图验证的 设计文件 本实验使用Cadence公司的EDA工具完成

实验过程 ●在登陆根目录下解压lab4tar文件,进入产生的lab4目录,分别在 仿真sm、综合syn、布局布线 layou和版图验证s目录下完成本 单元的实验内容,其余文件夹为仿真、综合相应库文件目录 ●分别完成16位加法器的RTL级和门级设计,理解不同设计方法的 特点 ●对完成的设计进行逻辑仿真验证功能的正确性 ●对验证正确的设计进行逻辑综合,观察不同约束条件下,综合器 生成的不同设计 ●对综合后的门级网表进行逻辑仿真,验证其正确性,并观察其门 级时序 ●输出RTL设计的门级网表用于后端设计 Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright O 2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 4 实验过程 在登陆根目录下解压lab4.tar文件，进入产生的lab4目录，分别在 仿真sim、综合syn、布局布线layout和版图验证lvs目录下完成本 单元的实验内容，其余文件夹为仿真、综合相应库文件目录 分别完成16位加法器的RTL级和门级设计，理解不同设计方法的 特点 对完成的设计进行逻辑仿真验证功能的正确性 对验证正确的设计进行逻辑综合，观察不同约束条件下，综合器 生成的不同设计 对综合后的门级网表进行逻辑仿真，验证其正确性，并观察其门 级时序 输出RTL设计的门级网表用于后端设计

ce- based asic设计流程 ●基于标准单元的半定制设计流程 Venlo VHDL Tape out synthesis Post layout simulaton DRC LVS netlist GDSII Place route Routed on Institute of Microelectronics, Peking University 集成电路设计实习一单元实验四 Copyright◎2011-2012 数字系统设计

Institute of Microelectronics, Peking University Copyright © 2011-2012 集成电路设计实习－单元实验四 数字系统设计 Page 5 Cell-based ASIC 设计流程 基于标准单元的半定制设计流程