数字遇辑电路款学课程 43锁存器 431RS锁存器 (1)电路结构及逻辑符号 s Q S Q 或 R R 两个输入端(激励端:S:f置位端置1端); R:复位端置0端); 定义:Q=0,Q=1为0状态;Q=1,Q=0为1状态 nan Jing Univerity of Science& Technology
4.3 锁存器 (1) 电路结构及逻辑符号 ≥1 ≥1 SD RD Q Q S R Q Q S R Q Q 或 SD :置位端(置1端); RD :复位端(置0端); 两个输入端(激励端): 定义: Q=0,Q=1 为0状态; Q=1,Q=0 为1状态. 4.3.1 RS锁存器
数字遇辑电路款学课程 (2)逻辑功能分析 设:电路的原状态表示为Q,新状态表示为Q+1 ①Sp=0;Rp=0(无激励信号)有下列两种情况: 0 0 0 >1 0 0 Q 0 结论:Q+1=Q nan Jing Univerity of Science& Technology
(2) 逻辑功能分析 设: 电路的原状态表示为Qn ,新状态表示为Qn+1 . ① SD=0; RD=0 (无激励信号),有下列两种情况: ≥1 ≥1 0 0 Q Q 0 1 1 0 ≥1 ≥1 0 0 Q Q 0 1 0 1 结论: Qn+1=Qn
数字遇辑电路款学课程 ②Sp=0;Rn=1置信号有效) 结论:Qn1=0 0 Q ③Sp=1;Rn=0置1信号有效): 0 结论:Qn+1=1 Q nan Jing Univerity of Science& Technology
② SD=0; RD=1 (置0信号有效): ≥1 ≥1 0 1 Q Q 0 1 1 0 结论: Qn+1=0 ③ SD=1; RD=0 (置1信号有效): ≥1 ≥1 1 0 Q Q 1 0 0 1 结论: Qn+1=1
数字遇辑电路款学课程 ④Sp=1;Rp=1置0、置同时信号有效) 0 0 Q 0 0 Q Q 0 Q 作用时 激励信号同时消失后 般情况下,SD=RD=1应禁止使用。 RS锁存器的约束条件:SDRp=0。 nan Jing Univerity of Science& Technology
④ SD=1; RD=1 (置0、置1同时信号有效): ≥1 ≥1 1 1 Q Q 0 0 0 0 作用时 ≥1 ≥1 0 0 Q Q 0 1 1 0 ≥1 ≥1 0 0 Q Q 0 1 0 1 激励信号同时消失后 一般情况下，SD=RD=1应禁止使用。 RS锁存器的约束条件： SDRD=0
数字遇辑电路款学课程 9)由与非构成的Rs锁存器: D S O 或 R Q R Q Q D Sp Rn on on+ (3)RS锁存器的功能描述00 0000}保持 ①特性表 }置0 0 ②特性方程 10 01010 置1 Qn叶1=SD+RpQn X}禁止 DD nan Jing Univerity of Science& Technology
由与非门构成的RS锁存器： & & SD RD Q Q S R Q Q S R Q Q 或 (3) RS锁存器的功能描述 SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 × 1 1 1 × } 保持 } 置0 } 置1 } 禁止 ① 特性表 ② 特性方程 Qn+1=SD+RDQn SDRD=0