第六章 时序逻辑电路 6.1本章习题类型与解题方法 本章的习题首先可以分为时序逻辑电路的分析和时序逻辑电路的设计两大 关。在时序逻辑电路分析的题日中又分为两种类燜,一种类型是分析由触发器 和门电路组成的时序逻辑电路,另一种类型是分析由中规模集成的时序逻辑电 路模块为核心组成的时序逻辑电路。这两种电路的分析方法是不同的。在时序 边辑电路设计的题目中同样也有两种类型,一种类型是用触发器和门电路进行 设计,另一种类型是用中规模集成的时序逻辑电路模块为核心器件进行设计。 这两类设计题日的设计方法也不一样 分析由触发器和门电路组成的时序逻辑电路 虽然逻辑图本身也是逻辑功能的种描述方式,但是它往往不能比较直观 地表小出电路的功能,这一点在吋序逻軒电路中尤为突出。因此,我们经常需要 把它的逻辑功能用逻辑方程、状态转换表、状态转换图、波形图等比较直观的形 式表示出来,这就是我们这甲所说的时序逻辑电路的分析。 解题方法和步骤: 1)写出存储电路中每个触发器的驱动方程(即触发器输人信号的逻辑函 数式)。这些驱动方程组成∫电路的驱动方程组 (2)将驱动方程代入触发器的特性方程,得到每个触发器的状态方程。这 些状态方程组成电路的状态方稈组。 (3)从逻辑图直接写出也路的输出方程。 (4)为了显示电路的全部工作过程,可进步求出电路的状态转换表,并可 从状态转换表画出状态转换图或时序图。 为此,可取任何组输入变量取值和电路的状态为初始状态代入状态方稈 和输出方程,求出现态下的输出和电路的次态。再以得到的次态作为初态,和这
61本章习题类型与解题方法I81 时的输入变量取值代人状态方稞和输出方程,求出现态下的输出和电路的次态。 如此继续做下去,求出以电路所有的状态为初态时的计算结果。将计算结果依 次列表,就得到了状态转换表。 以上是通用的分析方法,它适用于任何由触发器和门电路组成的时序逻辑 电烙。但这并不等于说在分析些逻辑功能很简单的电路时也必须遵循上述步 骤按部就班地进行。例如在分析移位寄存器的逻辑功能时,我们知道每个触发 器的次态就是前一级触发器现在的状态、据此直接就能画出电路的状态转换 肉了 【例6-1】试分析图6-1给出的时序逻辑电路,画出电路的状态转换图, 说明电路能实现什么功能。 FE Cl y 图6-1例6-1的逻辑电路 解:由给出的逻辑图得到电路的驱动方程组为 D1=A02Q3 D2=Q2田Q (6-1) D,=0Q 将上式代入D触发器的特性方程后得到 Q1=AQ,Q Q2=Q2④Q3 Q,=qQ 由图写出输出方程为 =AQ1+A'Q2 Q3 (6-3) 根据式(6-2)和式(6-3)分别计算出当A=1和A=0时QQ2Q3的次态 Q:Q2Q3和现态下的输出Y,然后列表,就得到了表6-1的状态转换表。将状 态转换表的内容画成状态转换图,航得到了图6-2的状态转换图
182第六章时序逻辑电路 表6-1例6-1电路的状态转换表 120·2Q 00 010 Dll L01 11 0 0010014/00110000/10000010010/0000/1 001/0010/0011/0100/00/1010/1010/1100/1 l11 0/1 0/0 0,1/0 1/1 001 //01/0 0/0 041 019n(101 0/01/1 110 图6-2例6-1电路的状念转换图 从状态转换图可以看出,当A=1时,图6-1电路可作为九进制计数器用; 而当A=0时,该电路可作为四进制计数器使用。而且,无论在A=1还是在A= 0状态下,这个电路都能自启幼(即在时钟信号操作下自动进入有效循环屮去)。 二、分析由中规模集成时序逻辑电路组成的时序电路 解题方法和步骤: (1)首先必须弄清每个中规模集成电路的逻辑功能。 中规模集成电路的逻辑功能一般都用功能表或者时序图再附加文字说明 给出 对于带有附加挖制端的集成也路除了给出止常工作状态下电路的逻辑功 能以外,还必须给出这些附加控制端的作用和用法。 (2)根据给定的功能表和电路具体的连接情况,确定每个集成电路所处的 T作方式,进前找出电路状态的转换顺序和相应的输出(必要时可以画出状态 转换图)。 (3)在多芯片组成的逻辑电路中,还要分析各芯片输出与輸人之间的关系
61本章习题类型与解題方法183 最后得到整个电路的输出与输入间的逻辑关系 例6-2】试分析图6-3电路的逻辑功能。741S161A是同步十六进制 计数器。在T公司的数据手册中,它的逻辑功能是用图6-4的时序图给出的。 EP ET C EP ET C D Q D CLKRnLD CLK ROLD ClK- 图6-3例6-2的电路 RD D 数 据D 工二二二2 输 D 入 数 据 输 1 e3 12131415012 计数 保持 置零预置数 图6-474LS16lA的时序图 解:从图6-4的时序图中可以看到,当附加控制端EP、ET、D'、Rn的输入 信号为不同状态时电路所处的工作模式
184第六章时序逻辑电路 当R=0的信号到来吋,Q3Q2QQ立刻被置成000状态,与其他输入端的 状态无关。R称为异步置零输入端。 当L'=0的信号到来以后,要等到下一个CLK上升沿到达才将D3D2D1D 的1100状态置人,使Q3Q2QQ0=1100。LD′称为同步预置数输人端。 当R1、LD′、EP、ET均处于高电平以后,QQ2QQ0的状态便随着CK脉冲 的连续输人而按12→13→14→15→0-→1-+2的顺厅计数,并在计成15时产生进 位输出信号C。 当EP或EP任何一个变成低电平以后,计数器便保持原来的状态,不冉继 续计数了。 根据以上的分析,就得到了表示74S161A逻辑功能的功能表,如表6-2 所示。有时也直接给出这个功能表,根据这个功能表也可以画出图6-4的时序 图。此外,由于已知741l61A是十六进制计数器,所以就等于说明了它的状态 (Q3Q2Q1Q0)转换顺序是0000001-40010……→111-000,即按二进制数 递增计数。 表6-274LS161A的功能表 CLK R LD EP ET 工作模式 异步置零 预置数 0 侏持 保持(C=0) 计数 由图6-3可见,第(1)片74S161A的EP和ET始终为1,所以只要lD'和 Rb处在高电平,它始终工作在计数模式。而第(2)片74LS161A的EP和ET信 号取自第(1)片的进位输出C,所以只有当第(1)片741S161A计到15以后,第 (2)片74LSl61A才进入计数模式(而且必须是在LD′=1,RD=1的情况下) 在此之前因为第(2)片74LS61A的EP=ET=0,所以它工作在保持模式。 当连续输入CL脉冲时,设第(1)片74S6A从000开始计数,则每计到 15时C端输出变成高电平,下一个CLK上升沿到达后第(2)片74LS161A记人 1,第(1)片74LS61A返同0000状态,重新从0开始计数。因此从第(1)片的 CLK脉冲输入到进位信号C的输出,是十六进制。当第(2)片74LS161A记为 2、第(1)片记为3时,说明已经输出16×2+3=35个时钟脉冲。这时与非门G1 输出变为低电平,使两片计数器同时处于LD=0的状态。不过这时D0~D3的 数据并未被置入。等釗第36个时钟脉冲的上升沿到达时,两片的并行数据输入