ynplify Pro7.6基本使用流程 约束选择: 通常采用自动约束方式,以评估设计可能实现 的最快速度;自动约束只献对 Atera和 XIlinx 的部分器件实行。要想对Io端口进行自动约束, 应该在约束选项中,选择 Use clock period for unconstrained Io;否则系统只对触发器 之间的通道进行约束
Synplify Pro 7.6基本使用流程 约束选择： 通常采用自动约束方式，以评估设计可能实现 的最快速度；自动约束只能对Atera和Xilinx 的部分器件实行。要想对IO端口进行自动约束， 应该在约束选项中，选择Use clock period for unconstrained IO；否则系统只对触发器 之间的通道进行约束
Synplify Pro7.6基本使用流程 打开或新建一个项目 (Open Project-New Project) 添加文件( Add file) 点击文件名,打开文本窗口,进行文件的输 入编辑; 保存编辑完成的文件后,回到项目窗口,运 行综合程序(Run);
Synplify Pro 7.6基本使用流程 打开或新建一个项目 （Open Project—New Project）； 添加文件（Add File）； 点击文件名，打开文本窗口，进行文件的输 入编辑； 保存编辑完成的文件后，回到项目窗口，运 行综合程序（Run）；
对综合结果的分析 通过对综合文件进行分析( View Log),可 以得到器件综合的各种信息 时间特性( TIMING REPORT 最长延迟时间最高频率;各端口的时间信息; 面积特性( AREA REPORT) 器件使用量(IO单元、LUT单元、DSP块), 门输入数量,节点数量;
对综合结果的分析 通过对综合文件进行分析（View Log），可 以得到器件综合的各种信息： 时间特性（TIMING REPORT）： 最长延迟时间/最高频率；各端口的时间信息； 面积特性（AREA REPORT）： 器件使用量（IO单元、LUT单元、DSP块）， 门输入数量，节点数量；
设计优化程度的衡量 通过对综合结果的分析比较,可以在一定程 度上判断设计的优劣程度。在此阶段,设计的 目标应该是使电路的频率最高,面积最小。需 要注意的是,由于各公司的各种等级的器件性 能不同,对设计优劣程度的比较应该在同一型 号的器件上进行
设计优化程度的衡量 通过对综合结果的分析比较，可以在一定程 度上判断设计的优劣程度。在此阶段，设计的 目标应该是使电路的频率最高，面积最小。需 要注意的是，由于各公司的各种等级的器件性 能不同，对设计优劣程度的比较应该在同一型 号的器件上进行
电路的结构视图 综合后的电路结构可以通过电路视图分析综 合的效果,电路视图可以给出电路中所有基本 器件的种类和数量,也给出端口和节点的数量 每个器件、端口、节点都给予了相应的命名 在电路视图中双击任何器件,可以显示程序中 与之相关的语句;
电路的结构视图 综合后的电路结构可以通过电路视图分析综 合的效果，电路视图可以给出电路中所有基本 器件的种类和数量，也给出端口和节点的数量； 每个器件、端口、节点都给予了相应的命名； 在电路视图中双击任何器件，可以显示程序中 与之相关的语句；