复旦大学：《微电子学与固体电子学》教学资源（博士学位论文）射频接收机中分数分频频率综合器的研究与设计

摘要 地面数字电视具有频率范围宽、信噪比要求高等特点，这给射频接收机的关 键模块之一频率综合器的设计带来很多挑战。本论文围绕△Σ分数分频锁相环型 频率综合器开展研究工作，分别针对恒定环路带宽、自动频率校正和量化噪声抑 制等方面提出相应的技术和解决办法，并完成以下研究： 首先，回顾了锁相环的环路参数和相位噪声建模，阐述了△Σ分数锁相环的 基本原理、△Σ调制器结构和量化噪声，分析了量化噪声到相位噪声的转换原理。 接着，回顾了振荡器的相位噪声模型，简要推导了线性时变相位噪声模型： 分析了LC振荡器中容易忽视的两个问题调谐方式和电源噪声抑制；提出一个等 效模型对常用的中心抽头差分电感进行阻抗提取。 针对宽带锁相环中出现的环路带宽变化大的问题，提出三个措施予以解决， 并对其中使调谐增益和子带间距均恒定的方法做了详细的理论分析：实现了一款 1.175GHz~2GHz的整数分频频率综合器芯片验证所提技术。 针对传统的AFC技术在分数锁相环中会产生残留分数误差的问题，提出一 种基于分频比的AFC技术解决该问题，并对该技术做了详细的误差分析：实现 了一款975MHz~1960MHz的分数锁相环芯片验证所提AFC技术。 针对△Σ调制器的高通量化噪声引入带外相位噪声的问题，提出一种4/4.5 预分频器实现步长为0.5的分频比：提出一种可编程脉冲吞计数器的编码方式， 以配合△∑调制器实现宽带分数分频比。 在前面所述的理论分析和各种技术的基础上，在0.18-um CMOS工艺上实 现了一款应用于DVB-T的1.2GHZ~2.1GHz分数分频频率综合器芯片，芯片面 积为1.47mm×1mm,功耗为25.2mW,测试结果表明：环路带宽变化范围小于 10.7%,带内相位噪声为-96 dBc/Hz,积分相位误差小于0.75°，参考杂散小于 -71dBc/Hz,锁定时间小于20ws。 关键词：射频接收机：数字电视：频率综合器：锁相环；分数分频：△Σ调制器： 压控振荡器：相位噪声：恒定环路带宽：自动频率校正；4/4.5预分频器 中图分类号：TN4 w

xv 摘要 地面数字电视具有频率范围宽、信噪比要求高等特点，这给射频接收机的关 键模块之一频率综合器的设计带来很多挑战。本论文围绕 ΔΣ 分数分频锁相环型 频率综合器开展研究工作，分别针对恒定环路带宽、自动频率校正和量化噪声抑 制等方面提出相应的技术和解决办法，并完成以下研究： 首先，回顾了锁相环的环路参数和相位噪声建模，阐述了 ΔΣ 分数锁相环的 基本原理、ΔΣ 调制器结构和量化噪声，分析了量化噪声到相位噪声的转换原理。 接着，回顾了振荡器的相位噪声模型，简要推导了线性时变相位噪声模型； 分析了 LC 振荡器中容易忽视的两个问题调谐方式和电源噪声抑制；提出一个等 效模型对常用的中心抽头差分电感进行阻抗提取。 针对宽带锁相环中出现的环路带宽变化大的问题，提出三个措施予以解决， 并对其中使调谐增益和子带间距均恒定的方法做了详细的理论分析；实现了一款 1.175GHz～2GHz 的整数分频频率综合器芯片验证所提技术。 针对传统的 AFC 技术在分数锁相环中会产生残留分数误差的问题，提出一 种基于分频比的 AFC 技术解决该问题，并对该技术做了详细的误差分析；实现 了一款 975MHz～1960MHz 的分数锁相环芯片验证所提 AFC 技术。 针对 ΔΣ 调制器的高通量化噪声引入带外相位噪声的问题，提出一种 4/4.5 预分频器实现步长为 0.5 的分频比；提出一种可编程脉冲吞计数器的编码方式， 以配合 ΔΣ 调制器实现宽带分数分频比。 在前面所述的理论分析和各种技术的基础上，在 0.18-μm CMOS 工艺上实 现了一款应用于 DVB-T 的 1.2GHZ～2.1GHz 分数分频频率综合器芯片，芯片面 积为 1.47mm×1mm，功耗为 25.2mW，测试结果表明：环路带宽变化范围小于 10.7%，带内相位噪声为–96dBc/Hz，积分相位误差小于 0.75°，参考杂散小于 –71dBc/Hz，锁定时间小于 20μs。 关键词：射频接收机；数字电视；频率综合器；锁相环；分数分频；ΔΣ 调制器； 压控振荡器；相位噪声；恒定环路带宽；自动频率校正；4/4.5 预分频器 中图分类号：TN4

Abstract Digital TV for terrestrial demands a wide frequency range and high SNR, which brings many challenges for the frequency synthesizer of the RF receivers.Aiming at constant loop bandwidth,automatic frequency control (AFC)and reduction of quantization noise,this dissertation has the following achievements based on the AZ fractional-N PLL frequency synthesizer. Firstly,the loop parameter and phase noise modeling of the PLL are reviewed.The basic principle of△∑fractional--NPLL,△∑modulator architectures and quantization noise are presented.The principle of quantization noise transferring to the phase noise is analyzed. Sedondly,the phase noise models of oscillators are reviewed.The model of linear phase time variant is briefly deduced,and an error of the conclusion is indicated.Two issues including tuning type and supply noise suppression are analyzed.A equivalent model is proposed to extract the impedance of center-tapped differential inductors. In terms of the problem of large variation of loop bandwidth in wideband PLL,two methods are presented,in which the one to keep tuning gain and band step is analyzed in detail.A 1.175GHz~2GHz integer-N PLL is implemented to validate the proposed technique.The measured results show that the variation of loop bandwidth is less than 9%. In terms of the residual fractional error existing in conventional AFC techniques applied in fractional-N PLL,a division-ratio-based AFC technique is proposed.Detail error analysis of the proposed technique is shown.A 975MHz~1960MHz fractional-N PLL is implemented to validate the proposed AFC technique. In terms of the out-of-band phase noise due to the quantization noise of the AZ modulator,a 4/4.5 prescaler is proposed to realize a division ratio of 0.5. An endocing method for programmable P/S counter is proposed to obtain wide fractional divison ratio with the A modulator. Based on the previous theoretical analysis and some techniques,a 1.2GHZ~2.1GHz AZ fractional-N PLL frequency synthesizer aiming at DVB-T is implemented in a 0.18-um CMOS process.The chip area is 1.47mm2 and the power is 25.2 mW.The measured results show that the variation of loop bandwidth is less than 10.7%,the in-band phase noise is -96dBc/Hz,the xvii

xvii Abstract Digital TV for terrestrial demands a wide frequency range and high SNR, which brings many challenges for the frequency synthesizer of the RF receivers. Aiming at constant loop bandwidth, automatic frequency control (AFC) and reduction of quantization noise, this dissertation has the following achievements based on the ΔΣ fractional-N PLL frequency synthesizer. Firstly, the loop parameter and phase noise modeling of the PLL are reviewed. The basic principle of ΔΣ fractional-N PLL, ΔΣ modulator architectures and quantization noise are presented. The principle of quantization noise transferring to the phase noise is analyzed. Sedondly, the phase noise models of oscillators are reviewed. The model of linear phase time variant is briefly deduced, and an error of the conclusion is indicated. Two issues including tuning type and supply noise suppression are analyzed. A equivalent model is proposed to extract the impedance of center-tapped differential inductors. In terms of the problem of large variation of loop bandwidth in wideband PLL, two methods are presented, in which the one to keep tuning gain and band step is analyzed in detail. A 1.175GHz ～ 2GHz integer-N PLL is implemented to validate the proposed technique. The measured results show that the variation of loop bandwidth is less than 9%. In terms of the residual fractional error existing in conventional AFC techniques applied in fractional-N PLL , a division-ratio-based AFC technique is proposed. Detail error analysis of the proposed technique is shown. A 975MHz～1960MHz fractional-N PLL is implemented to validate the proposed AFC technique. In terms of the out-of-band phase noise due to the quantization noise of the ΔΣ modulator, a 4/4.5 prescaler is proposed to realize a division ratio of 0.5. An endocing method for programmable P/S counter is proposed to obtain wide fractional divison ratio with the ΔΣ modulator. Based on the previous theoretical analysis and some techniques, a 1.2GHZ～2.1GHz ΔΣ fractional-N PLL frequency synthesizer aiming at DVB-T is implemented in a 0.18-μm CMOS process. The chip area is 1.47mm2 and the power is 25.2 mW. The measured results show that the variation of loop bandwidth is less than 10.7%, the in-band phase noise is –96dBc/Hz, the

integrated phase error is less than 0.75,the reference spur is less than -71dBc/Hz and the locking time is less than 20us. Key Words:RF Receiver;Digital TV;Frequency Synthesizer;Phase-Locked Loop (PLL);Fractional-N;AZ Modulator;Voltage-Controlled Oscillator (VCO); Phase Noise;Constant Loop Bandwidth;Automatic Frequency Calibration (AFC);4/4.5 Prescaler xviⅷi

xviii integrated phase error is less than 0.75°, the reference spur is less than –71dBc/Hz and the locking time is less than 20μs. Key Words: RF Receiver; Digital TV; Frequency Synthesizer; Phase-Locked Loop (PLL); Fractional-N; ΔΣ Modulator; Voltage-Controlled Oscillator (VCO); Phase Noise; Constant Loop Bandwidth; Automatic Frequency Calibration (AFC); 4/4.5 Prescaler

第1章绪论 第1章绪论 1.1研究背景 近年来无线通信技术呈爆炸式增长，给经济社会和人类生活带来了巨大的变 化。各种无线通信系统不断被开发出来，以满足人们和市场的需要，例如从早期 的GSM、CDMA,到中期的Blue Tooth、WLAN、NCDMA、Digital TV以及目 前的GPS和Wmax等。对电视接收而言，随着数字通信的发展，数字电视正 逐步取代模拟电视成为主流接收方式。 欧洲于1993年提出了地面数字视频广播(Digital Video Broadcasting- Terrestrial,.简称DVB-T)标准，我国也于2006年发布了具有自主知识产权的中 国数字电视地面广播传输标准GB20600-2006(简称国标)。由于地面无线广播的 信道复杂性及电视信号的高信噪比要求，使得射频接收机对噪声的要求很高。频 率综合器作为接收机的关键模块之一，要为其提供低噪声、低杂散、高频谱纯度 的本振(LO)信号。 随着CMOS工艺按照摩尔定律的不断发展，工艺特征尺寸己经降到45nm 以下。由于其集成度高，功耗低，许多电路系统都采用CMOS工艺，以实现片 上系统(System-on-Chip,简称SOC)。但CMOS工艺参数的不稳定和较大的器 件噪声，给低噪声全集成频率综合器的实现带来很多挑战。目前，锁相环性频率 综合器是射频接收机中的主要结构形式，如图1-1所示，其具有结构简单、输出 频谱纯度高、输出频率易调谐等优点。 fref PFD Charge Loop Tdiv Pump VCo Filter Divider 7 图1-1锁相环型频率综合器基本框图 传统的整数分频锁相环输出频率精度取决于输入参考时钟频率，难以满足数 字电视对信道带宽的需求。而采用△Σ调制器的分数分频锁相环能摆脱对参考时 钟的限制，具有很高的输出频率精度，目前已成为分数分频频率综合器发展的主 流。 DVB-T地面数字电视标准规定的输入频率范围涵盖VHF和UHF频段，频 率范围很宽，这对锁相环设计提出了新的挑战。在宽带应用中，由于调谐增益的 1

第 1 章 绪论 1 第1章 绪论 1.1 研究背景 近年来无线通信技术呈爆炸式增长，给经济社会和人类生活带来了巨大的变 化。各种无线通信系统不断被开发出来，以满足人们和市场的需要，例如从早期 的 GSM、CDMA，到中期的 Blue Tooth、WLAN、WCDMA、Digital TV 以及目 前的 GPS 和 Wimax 等。对电视接收而言，随着数字通信的发展，数字电视正 逐步取代模拟电视成为主流接收方式。 欧洲于 1993 年提出了地面数字视频广播(Digital Video Broadcasting￾Terrestrial，简称 DVB-T)标准，我国也于 2006 年发布了具有自主知识产权的中 国数字电视地面广播传输标准 GB20600-2006(简称国标)。由于地面无线广播的 信道复杂性及电视信号的高信噪比要求，使得射频接收机对噪声的要求很高。频 率综合器作为接收机的关键模块之一，要为其提供低噪声、低杂散、高频谱纯度 的本振(LO)信号。 随着 CMOS 工艺按照摩尔定律的不断发展，工艺特征尺寸已经降到 45nm 以下。由于其集成度高，功耗低，许多电路系统都采用 CMOS 工艺，以实现片 上系统(System-on-Chip，简称 SOC)。但 CMOS 工艺参数的不稳定和较大的器 件噪声，给低噪声全集成频率综合器的实现带来很多挑战。目前，锁相环性频率 综合器是射频接收机中的主要结构形式，如图 1-1 所示，其具有结构简单、输出 频谱纯度高、输出频率易调谐等优点。 图 1-1 锁相环型频率综合器基本框图 传统的整数分频锁相环输出频率精度取决于输入参考时钟频率，难以满足数 字电视对信道带宽的需求。而采用 ΔΣ 调制器的分数分频锁相环能摆脱对参考时 钟的限制，具有很高的输出频率精度，目前已成为分数分频频率综合器发展的主 流。 DVB-T 地面数字电视标准规定的输入频率范围涵盖 VHF 和 UHF 频段，频 率范围很宽，这对锁相环设计提出了新的挑战。在宽带应用中，由于调谐增益的

射频接收机中分数分频频率综合器的研究与设计 变化，传统的宽带LC压控振荡器会导致环路带宽发生变化，进而影响环路稳定 性和相位噪声性能。因此，在宽带锁相环中研究如何使环路带宽恒定具有十分重 要的意义。 另外，对使用多带LC压控振荡器的锁相环而言，自动频率校正(AFC)技术 能自动选择输出频率所在的子带。但是传统的AFC技术应用在△Σ分数锁相环 中会带来较大的残留分数误差，有可能错误地选择子带，使得环路失锁。因此， 研究降低残留分数误差的AFC技术对分数分频锁相环而言很有意义。 在△Σ分数分频锁相环中，△Σ调制器的高通量化噪声会在锁相环输出引入 带外相位噪声，在大环路带宽的应用中无法被有效抑制。这将恶化锁相环输出相 位噪声性能，增大积分相位误差，降低接收机系统的信噪比。因此抑制△Σ调制 器的高通量化噪声也是本文研究的重点。 1.2论文的主要贡献 论文围绕△Σ分数分频锁相环型频率综合器开展研究工作，分别针对LC压 控振荡器、恒定环路带宽、自动频率校正和分频器等方面提出相应的技术和解决 办法，实现了一款应用于DVB-T的宽带分数分频频率综合器芯片。论文的主要 贡献有： 1)提出一种电平移位器电路，以解决传统差分调谐LC振荡器中存在的输 出调谐范围不对称的问题； 2)提出一种中心抽头等效模型，能对中心抽头差分电感进行等效模型和参 数提取，并正确地进行单端和差分阻抗提取： 3)提出一种使环路带宽恒定的技术，能使多带LC压控振荡器的调谐增益 和子带间距均相等，并通过芯片实现验证该技术： 4)提出一种基于分频比的自动频率校正技术，能降低传统技术中存在的残 留分数误差，利用直接对振荡器时钟计数的方法，获得非常短的建立时 间，并通过芯片实现验证该技术： 5)提出一种可编程脉冲吞计数器的编码方式，能配合△Σ调制器获得非常 宽的分数分频比： 6)提出一种4/4.5预分频器电路结构，实现步长为0.5的分频比，能降低 由△Σ调制器的高通量化噪声引入的带外相位噪声： 7)提出一种环路行为级仿真模型，能大大加快环路瞬态仿真的速度： 8)设计并测试了一款应用于DVB-T的1.2GHz~2.1GHz分数分频频率综合 器芯片，采用以上所述的各种技术和方法，并获得很好的测试性能。 2

射频接收机中分数分频频率综合器的研究与设计 2 变化，传统的宽带 LC 压控振荡器会导致环路带宽发生变化，进而影响环路稳定 性和相位噪声性能。因此，在宽带锁相环中研究如何使环路带宽恒定具有十分重 要的意义。 另外，对使用多带 LC 压控振荡器的锁相环而言，自动频率校正(AFC)技术 能自动选择输出频率所在的子带。但是传统的 AFC 技术应用在 ΔΣ 分数锁相环 中会带来较大的残留分数误差，有可能错误地选择子带，使得环路失锁。因此， 研究降低残留分数误差的 AFC 技术对分数分频锁相环而言很有意义。 在 ΔΣ 分数分频锁相环中，ΔΣ 调制器的高通量化噪声会在锁相环输出引入 带外相位噪声，在大环路带宽的应用中无法被有效抑制。这将恶化锁相环输出相 位噪声性能，增大积分相位误差，降低接收机系统的信噪比。因此抑制 ΔΣ 调制 器的高通量化噪声也是本文研究的重点。 1.2 论文的主要贡献 论文围绕 ΔΣ 分数分频锁相环型频率综合器开展研究工作，分别针对 LC 压 控振荡器、恒定环路带宽、自动频率校正和分频器等方面提出相应的技术和解决 办法，实现了一款应用于 DVB-T 的宽带分数分频频率综合器芯片。论文的主要 贡献有： 1） 提出一种电平移位器电路，以解决传统差分调谐 LC 振荡器中存在的输 出调谐范围不对称的问题； 2） 提出一种中心抽头等效模型，能对中心抽头差分电感进行等效模型和参 数提取，并正确地进行单端和差分阻抗提取； 3） 提出一种使环路带宽恒定的技术，能使多带 LC 压控振荡器的调谐增益 和子带间距均相等，并通过芯片实现验证该技术； 4） 提出一种基于分频比的自动频率校正技术，能降低传统技术中存在的残 留分数误差，利用直接对振荡器时钟计数的方法，获得非常短的建立时 间，并通过芯片实现验证该技术； 5） 提出一种可编程脉冲吞计数器的编码方式，能配合 ΔΣ 调制器获得非常 宽的分数分频比； 6） 提出一种 4/4.5 预分频器电路结构，实现步长为 0.5 的分频比，能降低 由 ΔΣ 调制器的高通量化噪声引入的带外相位噪声； 7） 提出一种环路行为级仿真模型，能大大加快环路瞬态仿真的速度； 8） 设计并测试了一款应用于DVB-T的1.2GHz~2.1GHz分数分频频率综合 器芯片，采用以上所述的各种技术和方法，并获得很好的测试性能