41组合逻辑电路分析 2全加:考虑了低位进位的两个二进制数相加(实际上是3个二 进制数相加) 全加器:实现全加器运算的电路。 表4-1-2全加器真值表 CO A 0 B 0 CO C 符号 图4-1-2一位全加器 F=AOBOCI=CiAB+cab+cab+ CIAB CO=(AGB)CI·AB=(A⊕B)CI+AB=ABCI+ABCI+AB B.CI+A·CI+AB 国大信 MSI:74LS183(双全加器)
6 重大通信 学院•何伟 4.1 组合逻辑电路分析 2.全加：考虑了低位进位的两个二进制数相加（实际上是3个二 进制数相加） A B Σ F CI CO CO 符号 F = A B CI = CI AB + CIAB + CIA B + CIAB B CI A CI AB CO A B CI AB A B CI AB AB CI AB CI AB = + + = ( ) =（ ） + = + + 全加器：实现全加器运算的电路。 MSI：74LS183(双全加器)
41组合逻辑电路分析 3.串行进位加法器 组成:低位的进位输出接高位的进位输入。如图4-1-4(P108) ACO↓F3 F F cO CO CO cO B, A Bo A 图4-1-44位逐位进位加法器 缺点:速度慢(最大时延=4个全加器的传输延迟)。 MSI: T692 国大信 7
7 重大通信 学院•何伟 4.1 组合逻辑电路分析 3．串行进位加法器 组成：低位的进位输出接高位的进位输入。如图4-1-4（P108） 缺点：速度慢（最大时延=4个全加器的传输延迟）。 MSI：T692
41组合逻辑电路分析 4.超前进位加法器 原理:通过逻辑电路事先得出每一位全加器的进位输入信号,而 无需再从最低位开始向高位逐位传递进位信号 +0 111 110 1 电路:如图4-1-5(P109) 注意:电路复杂程度↑运算时间 优点:运算结果只需三级门的延迟,进位输出只需二级门的延迟。 缺点:电路复杂 MSI:74LS283,CC4008 国大信 8
8 重大通信 学院•何伟 4.1 组合逻辑电路分析 4.超前进位加法器 原理：通过逻辑电路事先得出每一位全加器的进位输入信号，而 无需再从最低位开始向高位逐位传递进位信号。 注意：电路复杂程度↑ ⎯⎯⎯→运算时间 换取 优点：运算结果只需三级门的延迟，进位输出只需二级门的延迟。 缺点：电路复杂 MSI ：74LS283,CC4008 电路：如图4-1-5(P109) 0 1 1 + 0 1 1 1 1 0
CO49) l1)B4 (12M4 ■■i F410) (15)B & P (14)A F313) (2)B2 co 3)42 图4-1-64位全加器逻辑符号 F(1) (6B1 5M1 国大信 (), F4(4) 图4-1-54位超前进位全加器
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41组合逻辑电路分析 412编码器 1.普通编码器(不允许两个或两个以上的输入有效) 编码:在选定的一系列二进制数码中,赋予代码特定含义的过程。 编码器:执行编码功能的电路。 3位二进制编码器的真值表 100000 人9/XI 出 101000000 00100000 400010000 00001000 500000 00000010 1000000 Y0000 Y 101 3位二进制(8线 3线)编码器的框图 国大信
10 重大通信 学院•何伟 4.1 组合逻辑电路分析 1.普通编码器（不允许两个或两个以上的输入有效） 编码：在选定的一系列二进制数码中，赋予代码特定含义的过程。 编码器：执行编码功能的电路。 4.1.2 编码器