第9章集成逻辑门电路 ■第一节TIL数字集成电路 第二节MOS数字集成电路 孝
第9章 集成逻辑门电路 ◼ 第一节 TTL数字集成电路 ◼ 第二节 MOS数字集成电路
第一节TL数字集成电路 TL与非门 1.TTL与非门的电路组成及其工作原理 (1)电路组成 R R2 R 4kg21.6k 1302 VT A VT VD B R IkQ VDIVD VD 孝
第一节 TTL数字集成电路 一、TTL与非门 1. TTL与非门的电路组成及其工作原理 （1）电路组成
(2)工作原理 ①输入A、B、C中至少有一个为低电平0.3V时, 则Ⅵ1管基极L1为0.3+0.7=1V,这样要使VT1的集 电结、ⅥT、ⅥT4的发射结三个PN都导通,显然不 可能。因此Ⅵ2、ⅥT4截止。由于ⅥT2截止,流过R2 的电流只有微小的和,因而Ⅵ2的基极电位接近 于 CC y 使ⅥT3、VD2导通,输出为高电平 do vCC 32 E3 考虑到=5V,LE3=b4=0.7,忽略2不计,则 4=3.6V 孝
(2)工作原理 ① 输入A、B、C中至少有一个为低电平0.3V时， 则VT1管基极uB1为0.3+0.7=1V，这样要使VT1的集 电结、VT2、VT4的发射结三个PN都导通，显然不 可能。因此VT2、VT4截止。由于VT2截止，流过R2 的电流只有微小的i B3，因而VT3的基极电位接近 于VCC，使VT3、VD2导通，输出为高电平。u0 =VCC －i B3 R2－uBE3－uD4。 考虑到VCC =5V，uBE3 =uD4 =0.7，忽略i B3 R2不计,则 VOH≈5－1.4＝3.6V
(2)工作原理 ②输入A、BC全为高电平3.6V,首先 1=+LE1=3.6+0.7=4.3V,显然使ⅥT1 的集电结、VT、ⅥT的发射结导通。然 后L1被钳位在2.1V,VT的发射结处于 反偏而截止。G1全部流入V,基极,使 VT2饱和,(2=(B2+LhE=0.3+0.7=1V,则 VT3、VD4不能导通,而V饱和导通,故 输出为低电平 CE4 0.3V。 孝
（2)工作原理 ② 输入A、B、C全为高电平3.6V，首先 uB1 =uI +uBE1=3.6+0.7=4.3V，显然使VT1 的集电结、VT2、VT4的发射结导通。然 后uB1被钳位在2.1V，VT1的发射结处于 反偏而截止。i B1全部流入VT2基极，使 VT2饱和，uC2 =uCE2+uBE4=0.3+0.7=1V，则 VT3、VD4不能导通，而VT4饱和导通，故 输出为低电平。uo =VOL =uCE4=0.3V
(3)管子工作状态 表9-1TT与非门管子的工作状态 输入 VT4输出 至少有一个为低深饱截导截高电 电平 和 止 止 输入全为高电平 饱截饱低电 倒置和止和 孝
（3）管子工作状态 表9-1 TTL与非门管子的工作状态 输 入 VT1 VT2 VT3 VT4 输 出 至少有一个为低 电平 深饱 和 截 止 导 通 截 止 高电 平 输入全为高电平 倒置 饱 和 截 止 饱 和 低电 平