2Verilog数字票晚锁计教程（第2版）第3章模块的结构、数据类型、变量和基本运算符号26概述263.1模块的结构…263.1.1模块的端口定义26273.1.2#模块内容·283.1.3理解要点·283.1.4要点总结293.2数据类型及其常量和变量·29常量3.2.1323.2.2变353.3运算符及表达式·353.3.1基本的算术运算符：1136位运算符。3.3.237小结.思考题3839第4章运算符、赋值语句和结构说明语句39概述394.1逻辑运算符.404.2关系运算符404. 3等式运算符4.441移位运算符414.5位拼接运算符，+424.6缩减运算符·424. 7优先级别434.8关键词.434.9赋值语句和块语句…434.9.1赋值语句454.9.2块语句.48小结.49思考题50第5章条件语句、循环语句、块语句与生成语句++50概述505.1条件语句（if_else语句）535.2case语句575.3条件语句的语法585.4多路分支语句·
35.5循环语句605.5.1forever语句605.5.2repeat语句605.5.3while语句615.5.4for语句.615.6顺序块和并行块635.6.1块语句的类型635.6.2块语句的特点655.7生成块，675.7.1循环生成语句·685.7.2条件生成语句705.7.3case生成语句715.8举例725.8.1四选一多路选择器…725.8.2四位计数器'73小结74思考题75第6章结构语句、系统任务、数语句和显示系统任务78.概述786.1结构说明语句.78786.1.1initial语句6.1.2always语句796.2task和function说明语句82826.2.1task和function说明语句的不同点836.2.2task说明语句6.2.3function说明语句846.2.4函数的使用举例866.2.588自动递归)函数…·6.2.689常量函数6.2.7带符号函数906.3关于使用任务和函数的小结90:916.4常用的系统任务6.4.1$ display 和$write 任务916.4.2文件输出·946.4.3显示层次·966.4.496选通显示6.4.5值变转储文件976.5其他系统函数和任务98
Verflog凯字康统设计教程（第2版）4小结98.思考题99第7章调试用系统任务和常用编译预处理语句，100概述1007.13系统任务$monitor1007.2101时间度量系统函数$time1027.3系统任务$finish1027.4系统任务$stop1037.5系统任务$readmemb和$readmemh:1057.6系统任务$random1067.7编译预处理1067.7.1宏定义define7.7.2108“文件包含"处理include1117.7.3时间尺度‘timescale1127.7.4条件编译命令ifdef、else，endif7.7.5114条件执行115小结·116思考题117第8章语法概念总复习练习117概述小结·：128第二部分设计和验证部分130VerilogHDL模型的不同抽象级别第9章130概述·1309.1门级结构描述1309.1.1与非门、或门和反向器及其说明语法1319.1.2用门级结构描述D触发器1329.1.3由已经设计成的模块构成更高一层的模块1339.2VerilogHDL的行为描述建模134仅用于产生仿真测试信号的VerilogHDL行为描述建模9.2.1VerilogHDL建模在Top-Down设计中的作用和行为建模的可综9.2.2136合性问题1379.3用户定义的原语138小结·
5思考题139第10章如何编写和验证简单的纯组合逻辑模块140140概述·14010.1加法器14210.2乘法器，14510.3比较器14610.4多路器，：14810.5总线和总线操作：14910.6流水线154小结·155思考题156第11章复杂数字系统的构成156概述…15611.1运算部件和数据流动的控制逻辑，15611.1.1数字逻辑电路的种类15611.1.2数字逻辑电路的构成15811.2数据在寄存器中的暂时保存.16011.3数据流动的控制..16211.4在VerilogHDL设计中启用同步时序逻辑16411.5数据接口的同步方法165小结·165思考题166第12章同步状态机的原理、结构和设计：166概述16612.1状态机的结构…:16712.2Mealy状态机和Moore状态机的不同点16812.3如何用Verilog来描述可综合的状态机168用可综合Verilog模块设计状态机的典型办法...12.3.1170用可综合的Verilog模块设计、用独热码表示状态的状态机12.3.2...171用可综合的Verilog模块设计、由输出指定的码表示状态的状态机.12.3.3173用可综合的Verilog模块设计复杂的多输出状态机时常用的方法12.3.4175小结175思考题177设计可综合的状态机的指导原则第13章:177述·概
6Verilog熟字惠镜议计教程（第2服）17713.1用VerilogHDL语言设计可综合的状态机的指导原则17813.2典型的状态机实例18013.3综合的一般原则18013.4语言指导原则：18113.5可综合风格的VerilogHDL模块实例18113.5.1组合逻辑电路设计实例·18713.5.2时序逻辑电路设计实例18913.6状态机的置位与复位·18913.6.1状态机的异步置位与复位19113.6.2状态机的同步置位与复位192小结…193思考题.194深入理解阻塞和非阻塞赋值的不同第14章E194概述·19414.1阻塞和非阻塞赋值的异同19514.1.1阻塞赋值.19614.1.2非阻塞赋值19614.2Verilog模块编程要点19714.3Verilog的层次化事件队列198自触发always块.14.4199移位寄存器模型.14.5203阻塞赋值及一些简单的例子14.620314.7时序反馈移位寄存器建模20514.8组合逻辑建模时应使用阻塞赋值207使用非阻塞赋值14.9时序和组合的混合逻辑20814.10其他阻塞和非阻塞混合使用的原则..20914.11对同一变量进行多次赋值210常见的对于非阻塞赋值的误解14.12212结小212思考题213较复杂时序逻辑电路设计实践..第15章213概述224小结·224思考题·226复杂时序逻辑电路设计实践第16章........226概述