内容提要心可综合的设计技术多层次结构电路设计阻塞与非阻塞赋值福2025/12/32
2025/12/3 2 内容提要 ❖可综合的设计技术 ❖多层次结构电路设计 ❖阻塞与非阻塞赋值
可综合的设计技术心可综合的概念可综合的Verilog结构2025/12/33
2025/12/3 3 可综合的设计技术 ❖可综合的概念 ❖可综合的Verilog结构
可综合的Verilog结构（1）Verilog结构可综合性说明YmoduleYWire,reg,integerYparameterY端口类型说明运算符大部分可以综合Y基本门元件Y持续赋值assign2025/12/3
2025/12/3 4 可综合的Verilog结构(1) Verilog结构 可综合性说明 module Y Wire,reg,integer Y parameter Y 端口类型说明 Y 运算符 大部分可以综合 基本门元件 Y 持续赋值assign Y
可综合的Verilog结构（2）Verilog结构可综合性说明过程赋值：阻塞、非阻塞Y，但同一reg只能一种条件语句Y (casex, casez)forYA/ways(begin-end)YfunctionYtaskY编译向导52025/12/3
2025/12/3 5 可综合的Verilog结构(2) Verilog结构 可综合性说明 过程赋值：阻塞、非阻塞 Y，但同一reg只能一种 条件语句 Y（casex，casez） for Y Always (begin-end) Y function Y task Y 编译向导 Y
综合器不支持的verilog结构initialfork-join块结构assign等式左边含有变量的位选择forever,while,repeattableendtable，primitive心开关级描述cmos，nmos，etc2025/12/36
2025/12/3 6 综合器不支持的verilog结构 ❖initial ❖fork-join块结构 ❖assign等式左边含有变量的位选择 ❖forever，while，repeat ❖table，endtable，primitive ❖开关级描述cmos，nmos，etc