第幸大舰接可编程逻搠器件 时钟 0246810.1214.1618202242628303234 输出控制 积项线 )积项和输出 郾武武 反馈 内内 专用输入端 I/O端 图21逻辑阵列单元结构图
第2章 大规模可编程逻辑器件 图2.1 逻辑阵列单元结构图 1 时 钟 20 22 24 26 28 30 34 33 35 32 3 5 19 21 23 25 27 29 31 2 4 6 9 8 11 10 13 12 15 14 18 17 16 7 0 反 馈 输出控制 积项和输出 专用输入端 I/O端 线 项 积 OE
第幸大舰接可编程逻搠器件 可以看出,早期CPLD中的逻辑阵列结构与PAL、GAL中的结 构极为类似,只是用 EPROM单元取代了PAL中的熔丝和GAL中的 E2PROM单元。和GAL器件一样,可实现擦除和再编程功能。 在基本结构中,每个或门有固定乘积项(8个),也就是说,逻 辑阵列单元中的或阵列是固定的、不可编程的,因而这种结构的 灵活性差。据统计,实际工作中常用到的组合逻辑,约有70%是 只含3个乘积项及3个以下的积项和。另一方面,对遇到复杂的组 合逻辑所需的乘积项可能超过8个,这又要用两个或多个逻辑单元 来实现。器件的资源利用率不高。为此,目前的CPLD在逻辑阵列 单元结构方面作了很大改进,下面讨论几种改进的结构形式
第2章 大规模可编程逻辑器件 可以看出，早期CPLD中的逻辑阵列结构与PAL、GAL中的结 构极为类似，只是用EPROM单元取代了PAL中的熔丝和GAL中的 E2PROM单元。和GAL器件一样，可实现擦除和再编程功能。 在基本结构中，每个或门有固定乘积项(8个)，也就是说，逻 辑阵列单元中的或阵列是固定的、不可编程的，因而这种结构的 灵活性差。据统计，实际工作中常用到的组合逻辑，约有70% 是 只含3个乘积项及3个以下的积项和。另一方面，对遇到复杂的组 合逻辑所需的乘积项可能超过8个，这又要用两个或多个逻辑单元 来实现。器件的资源利用率不高。为此，目前的CPLD在逻辑阵列 单元结构方面作了很大改进，下面讨论几种改进的结构形式
第幸大舰接可编程逻搠器件 )乘积项数目不同的逻辑阵列单元 图22所示是一个具有12个专用输入端和10个IO端的CPLD, 共有10个逻辑阵列单元,分成5个逻辑单元对,各对分别由不同 数量的乘积项组成。由图22可见,中间的逻辑单元对可实现16 个积项和的组合逻辑输出,最外侧的逻辑单元对由8个乘积项组 成,其余3对分别由10、12、14个乘积项组成,从而可实现更为 复杂的逻辑功能。各逻辑单元中另有一条积项线作输出三态缓 冲器的控制。具有这种结构的代表产品为 Atmel公司的 AT220V10A器件
第2章 大规模可编程逻辑器件 1) 乘积项数目不同的逻辑阵列单元 图2.2所示是一个具有12个专用输入端和10个I/O端的CPLD， 共有10个逻辑阵列单元，分成5个逻辑单元对，各对分别由不同 数量的乘积项组成。由图2.2可见，中间的逻辑单元对可实现16 个积项和的组合逻辑输出，最外侧的逻辑单元对由8个乘积项组 成，其余3对分别由10、12、14个乘积项组成，从而可实现更为 复杂的逻辑功能。各逻辑单元中另有一条积项线作输出三态缓 冲器的控制。具有这种结构的代表产品为Atmel公司的 AT220V10Ａ器件
第幸大舰接可编程逻搠器件 (DIP, SM) (19,23) (18,21) (17,20) (16,19) (1,16) (14,17)(13,16) 卌扭拉栅卌冊卌扭班栅冊卌H卌冊扭f lu■■ (DMI)(12) (23) (34) (4 图22积项线数不同的逻辑阵列单元
第2章 大规模可编程逻辑器件 图2.2 积项线数不同的逻辑阵列单元 输入线 输出逻辑 ASYNCHRONOUS RESET (DIP,SMT) (23,27) (22,26) (21,25) (20,24) I/O (19,23) (18,21) (17,20) (16,19) (15,16) (14,17) (13,16) (DIP,SMT) (1, 2) (2, 3) (3, 4) (4, 5) (5, 6) (6, 7) (7, 9) (8, 10) (9, 11) (10,12) (11,13) 8 10 12 14 16 16 14 12 10 8 SP 9 7 13 15 15 13 11 11 0 0 0 0 0 0 0 0 0 AR OE OE OE OE OE OE OE OE OE OE 0 7 9 40 36 32 28 20 16 12 8 4 0 24
第幸大舰接可编程逻搠器件 2)具有两个或项输出的逻辑阵列单元 图23是具有两个固定积项和输出的CPLD的结构图。由图可 见,每个单元中含有两个或项输出,而每个或项均有固定的4个 乘积项输入。为提高内部各或项的利用率,每个或项的输出均 先送到一个由 EPROM单元可编程控制的1分2选择电路,即阵列 单元中上面的或项输出由选择电路控制,既可输送到本单元中 第2级或门的输入端,也可馈送到相邻的下一个阵列单元第2级 或门的输入端:
第2章 大规模可编程逻辑器件 2) 具有两个或项输出的逻辑阵列单元 图2.3是具有两个固定积项和输出的CPLD的结构图。由图可 见，每个单元中含有两个或项输出，而每个或项均有固定的4个 乘积项输入。为提高内部各或项的利用率，每个或项的输出均 先送到一个由EPROM单元可编程控制的1分2选择电路，即阵列 单元中上面的或项输出由选择电路控制，既可输送到本单元中 第2级或门的输入端，也可馈送到相邻的下一个阵列单元第2级 或门的输入端；