/第3章仍24编程基础 第3章?2编程基础 3.1概述 32VHDL程序基本结构 33VHDL语言要素 34VHDL顺序语句 35VHDL并行语句 36子程序( SUBPROGRAM 37库、程序包及其他 38VHDL描述风格 39基本逻辑电路设计 3.10状态机的ⅤHDL设计 BAC
第3章 VHDL编程基础 第3章 VHDL编程基础 3.1 概述 3.2 VHDL程序基本结构 3.3 VHDL语言要素 3.4 VHDL顺序语句 3.5 VHDL并行语句 3.6 子程序(SUBPROGRAM) 3.7 库、程序包及其他 3.8 VHDL描述风格 3.9 基本逻辑电路设计 3.10 状态机的VHDL设计
第3章24编程基础 3.1概述 31.1常用硬件描述语言简介 常用硬件描述语言有ⅤHDL、 Verilog和ABEL语言。ⅤHDL 起源于美国国防部的ⅤHSC, Verilog起源于集成电路的设计, ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者 进行对比。 (1)逻辑描述层次:一般的硬件描述语言可以在三个层次上 进行电路描述,其层次由高到低依次可分为行为级、RTL级和门 电路级。VHDL语言是一种高级描述语言,适用于行为级和RTL 级的描述,最适于描述电路的行为; Verilog语言和ABEL语言是 种较低级的描述语言,适用于RIL级和门电路级的描述,最适 于描述门级电路
第3章 VHDL编程基础 3.1 概 述 3.1.1 常用硬件描述语言简介 常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL 起源于美国国防部的VHSIC，Verilog起源于集成电路的设计， ABEL则来源于可编程逻辑器件的设计。下面从使用方面将三者 进行对比。 (1) 逻辑描述层次：一般的硬件描述语言可以在三个层次上 进行电路描述，其层次由高到低依次可分为行为级、RTL级和门 电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL 级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是 一种较低级的描述语言，适用于RTL级和门电路级的描述，最适 于描述门级电路
/第3章仍24编程基础 (2)设计要求:VHDL进行电子系统设计时可以不了解电路 的结构细节,设计者所做的工作较少;Ⅴ erilog和ABEL语言进行 电子系统设计时需了解电路的结构细节,设计者需做大量的工 作 (3)综合过程:任何一种语言源程序,最终都要转换成门电 路级才能被布线器或适配器所接受。因此,ⅤHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化,VHDL几乎 不能直接控制门电路的生成。而Ⅴ erilog语言和ABEL语言源程序 的综合过程要稍简单,即经过RIL级→门电路级的转化,易于控 制电路资源
第3章 VHDL编程基础 (2) 设计要求：VHDL进行电子系统设计时可以不了解电路 的结构细节，设计者所做的工作较少；Verilog和ABEL语言进行 电子系统设计时需了解电路的结构细节，设计者需做大量的工 作。 (3) 综合过程：任何一种语言源程序，最终都要转换成门电 路级才能被布线器或适配器所接受。因此，VHDL语言源程序的 综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎 不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序 的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控 制电路资源
第3章24编程基础 (4)对综合器的要求:ⅤHDL描述语言层次较高,不易控制 底层电路,因而对综合器的性能要求较高, Verilog和ABEL对综 合器的性能要求较低。 (5)支持的EDA工具:支持ⅤHDL和 Verilog的EDA工具很多 但支持ABEL的综合器仅仅 Dataio一家 (6)国际化程度:ⅤHDL和 Verilog已成为EEE标准,而 ABEL正朝国际化标准努力
第3章 VHDL编程基础 (4) 对综合器的要求：VHDL描述语言层次较高，不易控制 底层电路，因而对综合器的性能要求较高，Verilog和ABEL对综 合器的性能要求较低。 (5) 支持的EDA工具：支持VHDL和Verilog的EDA工具很多， 但支持ABEL的综合器仅仅Dataio一家。 (6) 国际化程度：VHDL和Verilog已成为IEEE标准，而 ABEL正朝国际化标准努力
第3章24编程基础 312ⅴHDL的优点 VHDL的英文全名是very- High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底 VHDL IEEE (The Institute of Electrical and Electronics Engineers) 和美国国防部确认为标准硬件描述语言。自IEE公布了VHDL的 标准版本(EEE-1076)之后,各EDA公司相继推出了自己的VHDL 设计环境,或宣布自己的设计工具可以和ⅤHDL接口。此后ⅤHDL 在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准 硬件描述语言。193年,IEEE对ⅤHDL进行了修订,从更高髙的抽 象层次和系统描述能力上扩展ⅤHDL的内容,公布了新版本的 VHDL,即IEEE标准的1076-1993版本。现在,VHDL和 Verilog作 为IEEE的工业标准硬件描述语言,又得到众多EDA公司的支持, 在电子工程领域,已成为事实上的通用硬件描述语言。有专家认 为,在新的世纪中,VHDL与 Verilog语言将承担起几乎全部的数 字系统设计任务
第3章 VHDL编程基础 3.1.2 VHDL的优点 VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，诞生于1982年。1987年底， VHDL被IEEE ( The Institute of Electrical and Electronics Engineers) 和美国国防部确认为标准硬件描述语言。自IEEE公布了VHDL的 标准版本(IEEE-1076)之后，各EDA公司相继推出了自己的VHDL 设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL 在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准 硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽 象层次和系统描述能力上扩展VHDL的内容，公布了新版本的 VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作 为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持， 在电子工程领域，已成为事实上的通用硬件描述语言。有专家认 为，在新的世纪中，VHDL与Verilog语言将承担起几乎全部的数 字系统设计任务