国基本内容 第5章BDH实验开发系统 第5章D实验开发系统 51GW48型EDA实验开发系统原理与使用介纽 5,2Gw48实验电路结构图 53GW48系统结构图信号名与芯片引脚对照表 5.4Gw48型EDA实验开发系统使用示例 BACK
第5章 EDA实验开发系统 第5章 EDA实验开发系统 5.1 GW48型EDA实验开发系统原理与使用介绍 5.2 GW48实验电路结构图 5.3 GW48系统结构图信号名与芯片引脚对照表 5.4 GW48型EDA实验开发系统使用示例
国基本内容 第5章BDH实验开发系统 5.1GW48型EDA实验开发系统原理与使用介绍 511系统主要性能及特点 (1)GW48系统设有通用的在系统编程下载电路,可对 Lattice Xilinx、 Altera、 Vantis、 Atmel和 Cypress世界六大PLD公司各种 isp编程下载方式或现场配置的 CPLD/FPGA系列器件进行实验或 开发。其主系统板与目标芯片板采用接插式结构,动态电路结 构自动切换工作方式,含可自动切换的12种实验电路结构模式
第5章 EDA实验开发系统 5.1 GW48型EDA实验开发系统原理与使用介绍 5.1.1 系统主要性能及特点 (1) GW48系统设有通用的在系统编程下载电路，可对Lattice、 Xilinx、Altera、Vantis、Atmel和Cypress世界六大PLD公司各种 isp编程下载方式或现场配置的CPLD/FPGA系列器件进行实验或 开发。其主系统板与目标芯片板采用接插式结构，动态电路结 构自动切换工作方式，含可自动切换的12种实验电路结构模式
国基本内容 第5章BDH实验开发系统 (2)GW48系统基于“电路重构软配置”的设计思想,采用 了IO口可任意定向目标板的智能化电路结构设计方案。利用在 系统微控制器对I/O口进行任意定向设置和控制,从而实现了 CPLD/FPGA目标芯片O口与实验输入输出资源可以各种不同 方式连接来构造形式各异的实验电路的目的 (3)系统除丰富的实验资源外,还扩展了AD、DA、VGA 视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接 口、48MHz高频时钟源及在板数字频率计。在上面可完成200 多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与 开发项目,从而能使实验更接近实际的工程设计
第5章 EDA实验开发系统 (2) GW48系统基于“电路重构软配置”的设计思想，采用 了I/O口可任意定向目标板的智能化电路结构设计方案。利用在 系统微控制器对I/O口进行任意定向设置和控制，从而实现了 CPLD/FPGA目标芯片I/O口与实验输入/输出资源可以各种不同 方式连接来构造形式各异的实验电路的目的。 (3) 系统除丰富的实验资源外，还扩展了A/D、D/A、VGA 视频、PS/2接口、RS232通信、单片机独立用户系统编程下载接 口、48 MHz 高频时钟源及在板数字频率计。在上面可完成200 多种基于FPGA和CPLD的各类电子设计和数字系统设计实验与 开发项目，从而能使实验更接近实际的工程设计
国基本内容 第5章BDH实验开发系统 数码 数 数码6数码5 数码4数码3 数码1 扬声器 日 目标芯片 电源输 74HC2 EDA实验开 适配座 频卧电售 在线下载接口1 74HC373 J3B 日标芯 PS/2接口 在线下载接2 片 B2 B4RS-232 GALI6V8/3 CPLD/FPGA 模式指 GAL16V8/4 EU2数/模转换接口电 奉计测频输 模拟接口电 模/数转换接口电路 路 EU3 单片机接口电路 统复位 JP2 DI6 DI4 DI3 DI2 DII 接口电路切换 AD信号输入 键5 键3 JPIA JPlB JPIC DA信号输出 主板 时钟频率选择 图51GW48实验开发系统的板面结构图
第5章 EDA实验开发系统 图５.1 GW48实验开发系统的板面结构图 c 扬声器 SW9 键 模式选择 实验 电路 结构 变换 选择 键 CLOCK 0 单片机接口电路 扬声器连 接 VGA 视频接口 RS-232 串行接口 J8 键8 散热器 CON2 目标板插座2 2 1 J6J4 高频时钟源 48MHz晶体 J2 GAL16V8/4 JP2 GAL16V8/3 74HC373 74HC245 频率计测频输 入 D 2 D 1 目标 板插 座 1 发 光 管 J 1 高 频 组 中频组 低频组 电源输出 J 5 DG N+5V SWG9 J 7CON1 C38 -12V GND +12V D/A工作电源 座 电源开关 数 码7 数 码6 数 码5 数 码4 数 码3 数 码2 数码1 键7 键6 键5 键4 键3 键2 键1 VR1 IN1 IN0 AOUT AIN1 AIN0 主 板 A/D 信号输入 PS/2接 口 J3A S 1 JP1A JP1B JP1C B 8 B 4 RS-232 B 3 VGA 时钟频率选择 时钟发生电 路 接口电路 视频接口电 路 模 式 指 示 在 线 下 载 接 口2 电源输入 接口电路切换座 模拟接口电 路 EU3 EU2 数/模转换接口电 路 模 /数 转 换 接 口 电 路 键 系统复位 SW10 D16 D15 D14 D13 D12 D11 D10 D 9 数 码8 B 2 适配座 目标芯片 CPLD/FPGA 目标芯 片 EDA实验开 发 J3B 在 线 下 载 接 口 1 k1 D 8 D 7 D 6 D 5 D 4 D 3 A/D 信号输入 D/A 信号输出
国基本内容 第5章BDH实验开发系统 5.12系统工作原理 图5.1为GW48系列EDA实验开发系统的板面结构图,图 52为GW48系统目标板插座引脚信号图,图5.3为其功能结构模 块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置 恰好处于目标芯片适配座B2的下方,由一微控制器担仼。其各 模块的功能分述如下
第5章 EDA实验开发系统 5.1.2 系统工作原理 图５.1为GW48系列EDA实验开发系统的板面结构图，图 5.2为GW48系统目标板插座引脚信号图，图5.3为其功能结构模 块图。图5.3中所示的各主要功能模块对应于图5.1的器件位置 恰好处于目标芯片适配座B2的下方，由一微控制器担任。其各 模块的功能分述如下