第幸大舰接可编程逻搠器件 2.从互连结构上分类 从互连结构上可将PLD分为确定型和统计型两类 确定型PLD提供的互连结构每次用相同的互连线实现布线, 所以,这类PLD的定时特性常常可以从数据手册上查阅而事先 确定。这类PLD是由PROM结构演变而来的,目前除了FPGA 器件外,基本上都属于这一类结构。 统计型结构是指设计系统每次执行相同的功能,却能给出 不同的布线模式,一般无法确切地预知线路的延时。所以,设 计系统必须允许设计者提出约束条件,如关键路径的延时和关 联信号的延时差等。这类器件的典型代表是FPGA系列
第2章 大规模可编程逻辑器件 2．从互连结构上分类 从互连结构上可将PLD分为确定型和统计型两类。 确定型PLD提供的互连结构每次用相同的互连线实现布线， 所以，这类PLD的定时特性常常可以从数据手册上查阅而事先 确定。这类PLD是由PROM 结构演变而来的，目前除了FPGA 器件外，基本上都属于这一类结构。 统计型结构是指设计系统每次执行相同的功能，却能给出 不同的布线模式，一般无法确切地预知线路的延时。所以，设 计系统必须允许设计者提出约束条件，如关键路径的延时和关 联信号的延时差等。这类器件的典型代表是FPGA系列
第幸大舰接可编程逻搠器件 3.从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两 类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA,其 他大多是重复可编程的。其中,用紫外线擦除的产品的编程次 数一般在几十次的量级,采用电擦除方式的产品的编程的次数 稍多些,采用E2CMOS工艺的产品,擦写次数可达上千次,而 采用SRAM静态随机存取存储器)结构,则被认为可实现无限 次的编程
第2章 大规模可编程逻辑器件 3．从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两 类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA，其 他大多是重复可编程的。其中，用紫外线擦除的产品的编程次 数一般在几十次的量级，采用电擦除方式的产品的编程的次数 稍多些，采用E2CMOS工艺的产品，擦写次数可达上千次，而 采用SRAM(静态随机存取存储器)结构，则被认为可实现无限 次的编程
第幸大舰接可编程逻搠器件 4.从可编程器件的编程元件上分类 最早的PLD器件(如PAL)大多是TTL工艺,但后来的PLD器 件(如GAL、EPLD、FPGA及 pLSI/ISP器件)都用MOS工艺(如 NMOS、CMOS、E2CMOS等)。目前,一般有下列5种编程元件 ①熔丝型开关(一次可编程,要求大电流);②可编程低阻电路 元件(多次可编程,要求中电压);③ EPROM的编程元件(需要 有石英窗口,紫外线擦除);④ EEPROM的编程元件;⑤基于 SRAM的编程元件
第2章 大规模可编程逻辑器件 4．从可编程器件的编程元件上分类 最早的PLD器件(如PAL)大多是TTL工艺，但后来的PLD器 件(如GAL、EPLD、FPGA及pLSI/ISP器件)都采用MOS工艺(如 NMOS、CMOS、E2CMOS等)。目前，一般有下列5种编程元件： ① 熔丝型开关(一次可编程，要求大电流)；② 可编程低阻电路 元件(多次可编程，要求中电压)；③ EPROM的编程元件(需要 有石英窗口，紫外线擦除)；④ EEPROM的编程元件；⑤ 基于 SRAM的编程元件
第幸大舰接可编程逻搠器件 22复杂可编程逻辑器件(CPLD) 221CPLD的基本结构 早期的CPLD主要用来替代PAL器件,所以其结构与PAL GAL基本相同,采用了可编程的与阵列和固定的或阵列结构。 再加上一个全局共享的可编程与阵列,把多个宏单元连接起来, 并增加了ⅠO控制模块的数量和功能。可以把CPLD的基本结构 看成由逻辑阵列宏单元和IO控制模块两部分组成
第2章 大规模可编程逻辑器件 2.2 复杂可编程逻辑器件(CPLD) 2.2.1 CPLD的基本结构 早期的CPLD主要用来替代PAL器件，所以其结构与PAL、 GAL基本相同，采用了可编程的与阵列和固定的或阵列结构。 再加上一个全局共享的可编程与阵列，把多个宏单元连接起来， 并增加了I/O控制模块的数量和功能。可以把CPLD的基本结构 看成由逻辑阵列宏单元和I/O控制模块两部分组成
第幸大舰接可编程逻搠器件 1.逻辑阵列宏单元 在较早的CPLD中,由结构相同的逻辑阵列组成宏单元模块。 个逻辑阵列单元的基本结构如图2.1所示。输入项由专用输入端 和IO端组成,而来自O端口的输入项,可通过IO结构控制模块 的反馈选择,可以是IO端信号的直接输入,也可以是本单元输出 的内部反馈。所有输入项都经过缓冲器驱动,并输出其输入的原 码及补码。图2.1中所有竖线为逻辑单元阵列的输入线,每个单元 各有9条横向线,称为积项线(或称为乘积项)。在每条输入线和积 项线的交叉处设有一个 EPROM单元进行编程,以实现输入项与乘 积项的连接关系,这样使得逻辑阵列中的与阵列是可编程的。其 中,8条积项线用作或门的输入,构成一个具有8个积项和的组合 逻辑输出;另一条积项线(OE线)连到本单元的三态输出缓冲器的 控制端,以IO端作输出、输入或双向输出等工作方式
第2章 大规模可编程逻辑器件 1．逻辑阵列宏单元 在较早的CPLD中，由结构相同的逻辑阵列组成宏单元模块。 一个逻辑阵列单元的基本结构如图2.1所示。输入项由专用输入端 和I/O端组成，而来自I/O端口的输入项，可通过I/O结构控制模块 的反馈选择，可以是I/O端信号的直接输入，也可以是本单元输出 的内部反馈。所有输入项都经过缓冲器驱动，并输出其输入的原 码及补码。图2.1中所有竖线为逻辑单元阵列的输入线，每个单元 各有9条横向线，称为积项线(或称为乘积项)。在每条输入线和积 项线的交叉处设有一个EPROM单元进行编程，以实现输入项与乘 积项的连接关系，这样使得逻辑阵列中的与阵列是可编程的。其 中，8条积项线用作或门的输入，构成一个具有８个积项和的组合 逻辑输出；另一条积项线 (OE线) 连到本单元的三态输出缓冲器的 控制端，以I/O端作输出、输入或双向输出等工作方式