functional HDE FSM BDE A options sImulation Active-HDL4. 2 optIons post-synthesis reports synthesis options simulation optIons ? 口 timing eports implementation options simulation Foundation
设计中心 Active-HDL4.2 FPGA Express Foundation
esTc 设计中 Active-HDL Design Entry Tools HDL Editor (hde) State Diagram Editor (FSM) Block Diagram Editor (BDE
设计中心 Active-HDL Design Entry Tools • HDL Editor （HDE） • State Diagram Editor （FSM） • Block Diagram Editor （BDE）
Design Entry Tools Language HDL Block Diagram State Diagram Assistant Editor Code Graphics Editor Editor VHDL/Verilog/EDIF VHDL/Verilog Generator Generator Debugging Tools Control Tools verilog VHDL EDIF Processes Compiler Compiler Compiler Design Explorer Watch Design Browser Simulator Kernel Call Stack Design Flow Manager Dataflow Library Manager Waveform List Console Editor Viewer Simulation Output viewers
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esTc 设计中 Training Introduction 个简单频率计的设计(带BCD计数器、LED 七段码显示控制) ·频率计的基本原理:将输入信号频率与基准时钟 频率进行比较 ·频率计在测量输入频率时,即测量状态下 START信号为1 该设计采用3三种描述模式:ⅥHDL行为代码模 式(HDE)、状态图模式(FSM)、框图模式(BDE) ·顶层框图将所有模块拼接起来
设计中心 Training Introduction • 一个简单频率计的设计（带BCD计数器、LED 七段码显示控制） • 频率计的基本原理：将输入信号频率与基准时钟 频率进行比较 • 频率计在测量输入频率时，即测量状态下 START信号为‘1’ • 该设计采用3三种描述模式：VHDL行为代码模 式(HDE)、状态图模式(FSM)、框图模式(BDE) • 顶层框图将所有模块拼接起来
UesTC 设计中 简单频率计框图 JHEX(O )LED(6-0)---DLED_A(6 EX2LED F INPUTD JHEX(0 )LED(6-0)---DLED B(6.0 PATTERNDF-PATTERN ICLK BCD A0 0/ BCD_A(3: 0) HEXLED BCD_B(3: 0) BCD_B(3: RESETDRESET GATE GATE BCD_C(: 0) BCD_ C3: 0) JHEXG O)LEDG D--DLED_C(6.0) END RESET STARTD-START END, RESET BCDD③:0) RESET BCD_D(: 0) HEX2LEI CONTROL CNT BCD JHEX(3-0)LED. --DLED_D(6.0) HEX2LED
设计中心 简单频率计框图