电子设计自动化技术 第五章·VHDL 的主要描迷语勺
电子设计自动化技术 第五章 • VHDL 的主要描述语句
本节内容 Attribute VHDL的顺序语句 Wait LOOP ASSERT NEXT IF HEXIT CASE NULL
• Attribute • VHDL的顺序语句 本节内容 LOOP NEXT EXIT NULL Wait ASSERT IF CASE
属性( attributes) 属性:提供VHDL描述中的某些特殊信息 1.属性可描述的项目包括 types, subtypes, procedures, functions, signals, variables, constants entities, architectures, configurations packages, components f 2.一般格式:name' attribute_identifier VHDL具有一些预定义属性 X'event 当信号x上有事件发生时为真 last- value 一返回x上一时刻的值 yhigh 返回y取值范围的上界 x'stable(t 当x在过去的t时间内无事件发生 时为真
属性（attributes） • 属性：提供VHDL描述中的某些特殊信息 1. 属性可描述的项目包括types, subtypes, procedures, functions, signals, variables, constants, entities, architectures, configurations, packages, components等 2. 一般格式：name’attribute_identifier • VHDL具有一些预定义属性： x’event --当信号x上有事件发生时为真 x’last_value --返回x上一时刻的值 y’high --返回y取值范围的上界 x’stable(t) --当x在过去的t时间内无事件发生 时为真
属性( attributes) IF clkevent and clk1 THEN b<=a; End f ast value保证ck从0跳到1 IF clk' event and (clk1)and ( clklast value=“0)THEN b<= a End iF
IF clk’event and clk=‘1’ THEN b <= a ; End IF; IF clk’event and (clk=‘1’) and (clk’last_value = ‘0’) THEN b <= a ; End IF; • ‘last_value保证clk从’0’跳到’1’ 属性（attributes）
and is the signal name(any name) is a VHDL attribute, specifying that there needs to be a change in signal value is a change in value: from o' to 1, or from X to 1, etc means positive-edge triggered
• clk’event and clk=‘1’ – clk is the signal name (any name) – ‘event is a VHDL attribute, specifying that there needs to be a change in signal value – event is a change in value: from ‘0’ to ‘1’; or from ‘X’ to ‘1’, etc – clk=‘1’ means positive-edge triggered