esTc 设计中 作业讲评
设计中心 作业讲评
esTc 设计中 第五章作业 并行信号赋值语句有哪两种形式?请将两种 形式做比较。 2.VHDL中主要有哪几种延迟类型?它们有什 么区别? 4.试用i语句设计编写一个四—十六译码器。 5.试用case语句设计编写一个四—十六译码 器。 7.放在进程内和进程外的,而形式完全一样的 两个信号赋值语勻有何本质上的差别?试举 例说明。 8.试给出例5-15所对应的逻辑电路图
设计中心 第五章作业 1. 并行信号赋值语句有哪两种形式？请将两种 形式做比较。 2. VHDL中主要有哪几种延迟类型？它们有什 么区别？ 4. 试用if语句设计编写一个四——十六译码器。 5. 试用case语句设计编写一个四——十六译码 器。 7. 放在进程内和进程外的，而形式完全一样的 两个信号赋值语句有何本质上的差别？试举 例说明。 8. 试给出例5-15所对应的逻辑电路图
ENTITY cmpl sig IS ENTITY PORT(a, b, sel: IN bit; X, y, Z: OUT bit ARCHITECTURE END cmpl_sig ARCHITECTURE logic OF cmpl_sig IS BEGIN simple signal assignment abeab k X c(a AND NoT sel) OR(b AND sel); conditional signal assignmer y caHeN sel=O ELSE selected signal assignment WITH sel SElECT sel z < a WHEN 'O b WHEN Z 0 WHEN OTHERS: END logic; CONFIGURATION cmpl_sig_ conf OF cmpl_sig IS FOR logic END FOR END cmpl sig conf
设计中心 Putting it all together
esTc 设计中 (1)Simple Signal Assignment This kind of statements are executed in parallel Enti tity testl is (02 port ( a, b, e: in bit; C, d: out bit); OUtPitpa end testI; architecture testl body of testl is begin c<=a and b d<=e; end testl body
设计中心 (1) Simple Signal Assignment • This kind of statements are executed in Parallel Entity test1 is port ( a, b, e : in bit; c, d : out bit); end test1; architecture test1_body of test1 is begin c <= a and b; d <= e; end test1_body;
esTc 设计中 (2)Conditional Signal Assignments The output get the value when the condition is true e.g. 2 to 1 multiplexer Entity testl is value. port(inl, in2, sel: in bit d out bit); end testl DinZ architecture testl body of test/ is begin d<= inl WHEN sel=0 ELSE o d in2 end testl body
设计中心 (2) Conditional Signal Assignments • The output get the value when the condition is true – e.g. 2 to 1 multiplexer Entity test1 is port (in1, in2, sel : in bit; d : out bit); end test1; architecture test1_body of test1 is begin d <= in1 WHEN sel = ‘0’ ELSE in2; end test1_body;