esTc 设计中 用VHDL语言开发FPGA的完整流程 1文本编辑:用任何文本编辑器都可以进行,也可以用专用的 HDL编辑环境。通常ⅥHDL文件保存为hd文件 2功能仿真:将文件调入HDL仿真软件进行功能仿真,检查逻辑 功能是否正确(也叫前仿真,对简单的设计可以跳过这一步, 只在布线完成以后,进行时序仿真) 3逻辑综合:将源文件调入逻辑综合软件进行综合,即把语言综 合成最简的布尔表达式。逻辑综合软件会生成edf(edf的 EDA工业标准文件。 4.布局布线:将edf文件调入PLD厂家提供的软件中进行布线, 即把设计好的逻辑安放到PLD/FPGA内。 5时序仿真:需要利用在布局布线中获得的精确参数,用仿真软 件验证电路的时序。(也叫后仿真) 6.编程下载:确认仿真无误后,将文件下载到芯片中
设计中心 用VHDL语言开发FPGA的完整流程 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL编辑环境。通常VHDL文件保存为.vhd文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑 功能是否正确（也叫前仿真，对简单的设计可以跳过这一步， 只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综 合成最简的布尔表达式。逻辑综合软件会生成.edf（edif）的 EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线， 即把设计好的逻辑安放到PLD/FPGA内。 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软 件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中
esTc 设计中 Active-HDL Creating a Behavioral Design
设计中心 Active-HDL Creating a Behavioral Design
functional HDE FSM BDE A options sImulation Active-HDL4. 2 optIons post-synthesis reports synthesis options simulation optIons ? 口 timing eports implementation options simulation Foundation
设计中心 Active-HDL4.2 FPGA Express Foundation
New Design Wizard Specify additional information about the new Synthesis tool Synopsys FPGA Express D: \Synopsys \FPGA_Express\bin-win32i Implementation tool Xilinx Foundation Default Family: XC4000E Block Diagram HDL )图多分0 efault HIL Language:mL 〈上一步⑩)下一步0取消
设计中心
O Active-HDL 4.2 Chappy)- Design Flow Manager File Edit Search View Design Simulation Tools Help e,》x Design Browser op-Level selection functional Unsorted HDE FSM BDI optIoN simulation 香 happy Add New File M happy library ptions b? post-synthesis-+ reports synthesis options simulation reports implementation options sImulation design flow B Files F Stru.QRes./.g Console 7 NUM INS
设计中心