国基本内容 第5章BDH实验开发系统 513系统主板结构与使用方法 如前所述,GW48系统的电路结构是可控的,即可通过控 制接口键,使之改变连接方式以适应不同的实验需要。因此, 从物理结构上看,实验板的电路结构是固定的,但其内部的信 息流在控制器的控制下将发生很大的变化。采用这种“电路重 构软配置”设计方案的目的有三个:适应更多的实验与开发项 目;适应更多的PLD公司的器件;适应更多的不同封装的FPGA 和CPLD器件。系统板面主要部件及其使用方法的说明如下
第5章 EDA实验开发系统 5.1.3 系统主板结构与使用方法 如前所述，GW48系统的电路结构是可控的，即可通过控 制接口键，使之改变连接方式以适应不同的实验需要。因此， 从物理结构上看，实验板的电路结构是固定的，但其内部的信 息流在控制器的控制下将发生很大的变化。采用这种“电路重 构软配置”设计方案的目的有三个：适应更多的实验与开发项 目；适应更多的PLD公司的器件；适应更多的不同封装的FPGA 和CPLD器件。系统板面主要部件及其使用方法的说明如下
国基本内容 第5章BDH实验开发系统 (1)SWG9/Sw9:图5.3的BL7主要由图51上的SWG9和 SW9构成。通过它的选择,能使实验板产生10种不同的实验结 构。控制方法如下:实验前,根据某一实验对 FPGA/CPLD目 标芯片的接口需求,在5.2节的15张实验电路结构图中选择 种适用的结构,例如选择了图5.8,需按动系统板上的SW9键, 直至数码管SWG9显示"3",于是系统即进入了图58所示的实 验电路结构。但当SWG9显示为A时,系统板即变成一台数字 频率计,测频输入端为系统板右下角的JP1B插座,测频范围为 1Hz~500kHz
第5章 EDA实验开发系统 (1) SWG9/SW9：图5.3的BL7主要由图5.1上的SWG9和 SW9构成。通过它的选择，能使实验板产生10种不同的实验结 构。控制方法如下：实验前，根据某一实验对FPGA/CPLD目 标芯片的接口需求，在5.2节的15张实验电路结构图中选择一 种适用的结构，例如选择了图5.8，需按动系统板上的SW9键， 直至数码管SWG9显示"3"，于是系统即进入了图5.8所示的实 验电路结构。但当SWG9显示为A时，系统板即变成一台数字 频率计，测频输入端为系统板右下角的JP1B插座，测频范围为 1 Hz～500 kHz
国基本内容 第5章BDH实验开发系统 (2)B2:这是一块插于主系统板上的目标芯片适配座。对于 不同的目标芯片将有不同的适配座。可用的目标芯片包括目前 世界上最大的六家 FPGA/CPLD厂商的所有具备isp下载功能的 CPLD和FPGA。目标板上的芯片引脚由“IOx或单纯输入引脚 表示,其中的x为IO口的序号,它们又对应各自的引脚序号。如 IspLSI032E的“1O25”对应第54引脚,而XCS05的“IO25”则对 应第37引脚(参见5.3节),其他公司不同的芯片也对应不同的引 脚数。但是,GW48系统板上只有一对目标板插座(图52),如何 适应不同公司的不同的 CPLD/FPGA目标芯片呢?方法是如图52 那样,将系统板上的两条共78芯的目标板插座CON1/CON2与目 标芯片引脚相连的端口定义为PIOx或 CLOCKX,而使它们又对 应于52节的实验电路结构图上的PIOx引脚
第5章 EDA实验开发系统 (2) B2：这是一块插于主系统板上的目标芯片适配座。对于 不同的目标芯片将有不同的适配座。可用的目标芯片包括目前 世界上最大的六家FPGA/CPLD厂商的所有具备isp下载功能的 CPLD和FPGA。目标板上的芯片引脚由“I/Ox”或单纯输入引脚 表示，其中的x为I/O口的序号，它们又对应各自的引脚序号。如 ispLSI1032E的“I/O25”对应第54引脚，而XCS05的“I/O25”则对 应第37引脚(参见5.3节)，其他公司不同的芯片也对应不同的引 脚数。但是，GW48系统板上只有一对目标板插座(图5.2)，如何 适应不同公司的不同的CPLD/FPGA目标芯片呢？方法是如图5.2 那样，将系统板上的两条共78芯的目标板插座CON1/CON2与目 标芯片引脚相连的端口定义为PIOx或CLOCKx，而使它们又对 应于5.2节的实验电路结构图上的PIOx引脚
国基本内容 第5章BDH实验开发系统 然后将此目标板插座上的信号名与不同的FPGA和CPLD芯片的 引脚信号列出对照表(53节)。例如,对于一块插有 IspLSI032E 的目标板,在实验中,此芯片的O57(2引脚号)将与系统板定 义的 CLOCK9相连, CLOCK9又恰好与系统板右下方(图5.1)的 高频组时钟信号相接。于是,对于不同的适配座上目标芯片的 引脚号将与主系统板上的适配引脚PIOx和 CLOCKX有不同的对 应关系。第5.3节列出了10种芯片对系统板引脚的对应关系,以 利在实验时经常查用
第5章 EDA实验开发系统 然后将此目标板插座上的信号名与不同的FPGA和CPLD芯片的 引脚信号列出对照表(5.3节)。例如，对于一块插有ispLSI1032E 的目标板，在实验中，此芯片的I/O57(2引脚号)将与系统板定 义的CLOCK9相连，CLOCK9又恰好与系统板右下方(图5.1)的 高频组时钟信号相接。于是，对于不同的适配座上目标芯片的 引脚号将与主系统板上的适配引脚PIOx和CLOCKx有不同的对 应关系。第5.3节列出了10种芯片对系统板引脚的对应关系，以 利在实验时经常查用
国基本内容 第5章BDH实验开发系统 (3)J3B/J3A:如果仅是作为教学实验之用,系统板上的目 标芯片适配座无须拔下,但如果要进行应用系统开发、产品开 发、电子设计竞赛等开发实践活动,在系统板上完成初步仿真 设计后,就有必要将连有目标芯片的适配座拔下插在自己的应 用系统上进行调试测试。为了避免由于需要更新设计程序和编 程下载而反复插拔目标芯片适配座,GW48系统设置了一对在 线编程下载接口座J3A和J3B。图5.2列出了此接口座的连接信 号,此接口插座可适用于不同PLD公司的 FPGA/CPLD的配置和 编程下载,具体的引脚连接方式可参见表5.1。J3B在目标芯片 适配座上,J3A在主系统板上。只要用一根系统附带的通信线 就能用自己系统上的目标芯片进行在线编程了,从而可直接感 受在系统(ISP),或现场可编程(FPGA)的巨大优越性
第5章 EDA实验开发系统 (3) J3B/J3A：如果仅是作为教学实验之用，系统板上的目 标芯片适配座无须拔下，但如果要进行应用系统开发、产品开 发、电子设计竞赛等开发实践活动，在系统板上完成初步仿真 设计后，就有必要将连有目标芯片的适配座拔下插在自己的应 用系统上进行调试测试。为了避免由于需要更新设计程序和编 程下载而反复插拔目标芯片适配座，GW48系统设置了一对在 线编程下载接口座J3A和J3B。图5.2列出了此接口座的连接信 号，此接口插座可适用于不同PLD公司的FPGA/CPLD的配置和 编程下载，具体的引脚连接方式可参见表5.1。J3B在目标芯片 适配座上，J3A在主系统板上。只要用一根系统附带的通信线 就能用自己系统上的目标芯片进行在线编程了，从而可直接感 受在系统(ISP)，或现场可编程(FPGA)的巨大优越性