国基本内容 第5章BDH实验开发系统 表51在线编程座各引脚与不同PLD公司器件编程下载接口说明 PLD公司 Lattice Altera/atmel Xilinx Vantis 在线编程 ISpLSI ispCPLD FPGA ISpCPLD FPGA CPLD 座引脚 TCK SCLK TCK DCLK TCK CCLK TCK TDO MODE DO CONF DONE TDO DONE TMS TMS ISPEN TMS NCONFIG TMS /PROGRAM TDI NSTA SDO NSTATUS TDO TDI SDI TDI DATAO TDI DIN TRST SELO GND VCC VCC GND GND VCC SELI GND VCC VCC VCC VCC GND
第5章 EDA实验开发系统 表5.1 在线编程座各引脚与不同PLD公司器件编程下载接口说明 Lattice Altera/Atmel Xilinx Vantis PLD 公司 在线编程 座引脚 ispLSI ispCPLD FPGA ispCPLD FPGA CPLD TCK SCLK TCK DCLK TCK CCLK TCK TDO MODE DO CONF_DONE TDO DONE TMS TMS ISPEN TMS NCONFIG TMS /PROGRAM TDI NSTA SDO NSTATUS TDO TDI SDI TDI DATA0 TDI DIN TRST SEL0 GND VCC VCC GND GND VCC SEL1 GND VCC VCC VCC VCC GND
国基本内容 第5章BDH实验开发系统 (4)J2:为并行通信接口,通过通信线与微机的打印机口相 连。EDA软件的下载控制信号和 CPLD/ FPGA的目标码将通过J2 接口,完成对B2上的目标芯片的编程下载。编程电路模块能自 动识别目标芯片适配座上不同PLD公司的 CPLD/FPGA芯片及其 下载方式,并作出相应的下载适配操作,这为实验和系统开发 带来极大的方便。此外应注意,下载结束后,一般不必拔下并 行口的插头,目标芯片也能正常工作。但在刚开机后,由于PC 机的并行口复位电平与各公司芯片下载电平的不一致,将会影 响芯片的工作
第5章 EDA实验开发系统 (4) J2：为并行通信接口，通过通信线与微机的打印机口相 连。EDA软件的下载控制信号和CPLD/FPGA的目标码将通过J2 接口，完成对B2上的目标芯片的编程下载。编程电路模块能自 动识别目标芯片适配座上不同PLD公司的CPLD/FPGA芯片及其 下载方式，并作出相应的下载适配操作，这为实验和系统开发 带来极大的方便。此外应注意，下载结束后，一般不必拔下并 行口的插头，目标芯片也能正常工作。但在刚开机后，由于PC 机的并行口复位电平与各公司芯片下载电平的不一致，将会影 响芯片的工作
国基本内容 第5章BDH实验开发系统 (5)键1~8:为实验信号控制键,它的功能及其与主系统 的连接方式随SW9的模式选择而变,使用中需参见5.2节。 (6)数码1~8/1~D16:前者是LED数码显示器,后者是 发光管,它们的显示方式和连线形式也与SW9的输入码有关, 使用中也需参见5.2节
第5章 EDA实验开发系统 (5) 键1～8：为实验信号控制键，它的功能及其与主系统 的连接方式随SW9的模式选择而变，使用中需参见5.2节。 (6) 数码1～8/D1～D16：前者是LED数码显示器，后者是 发光管，它们的显示方式和连线形式也与SW9的输入码有关， 使用中也需参见5.2节
国基本内容 第5章BDH实验开发系统 (⑦)JPⅠ AJPIB/JPIC:为时钟频率选择模块。通过短路帽的 不同接插方式,使目标芯片获得不同的时钟频率信号。对于 JPlC,同时只能插一个短路帽,以便选择输向 CLOCKO的一种 频率。由于 CLOCK0可选的频率比较多,所以比较适合于目标 芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分 三个频率源组,即如系统板所示的高频组、中频组和低频组, 它们分别对应三组时钟输入端。例如,将三个短路帽分别插于 JPIB座的2Hz、1024Hz和12MHz,而另三个短路帽分别插于 JPIA座的 CLOCK4、 CLOCK7和 CLOCK8,这时输向目标芯片 的三个引脚 CLOCK4、 CLOCK7和 CLOCK8分别获得上述三个 信号频率。需要特别注意的是,每一组频率源及其对应时钟输 入端,分别只能插一个短路帽。也就是说,通过JPA/B的组合 频率选择,最多只能提供三个时钟频率
第5章 EDA实验开发系统 (7) JP1A/JP1B/JP1C：为时钟频率选择模块。通过短路帽的 不同接插方式，使目标芯片获得不同的时钟频率信号。对于 JP1C，同时只能插一个短路帽，以便选择输向CLOCK0的一种 频率。由于CLOCK0可选的频率比较多，所以比较适合于目标 芯片对信号频率或周期测量等设计项目的信号输入端。JP1B分 三个频率源组，即如系统板所示的高频组、中频组和低频组， 它们分别对应三组时钟输入端。例如，将三个短路帽分别插于 JP1B座的2 Hz、1024 Hz和12 MHz，而另三个短路帽分别插于 JP1A座的CLOCK4、CLOCK7和CLOCK8，这时输向目标芯片 的三个引脚CLOCK4、 CLOCK7和CLOCK8分别获得上述三个 信号频率。需要特别注意的是，每一组频率源及其对应时钟输 入端，分别只能插一个短路帽。也就是说，通过JP1A/B的组合 频率选择，最多只能提供三个时钟频率
国基本内容 第5章BDH实验开发系统 (8)目标芯片的声讯输出S1:可以通过在JPIB最上端是否 插短路帽来选择是否将扬声器接到目标芯片的 SPEAKER(图5,2) 口上,即PIO50。如对于 ispLSI032,此口对应其IO50(PIN5), 对于FLEX10K,对应CLRn(PIN3) (9)J7:为PS2接口。通过此接口,可以将PC机的键盘或 鼠标与GW48系统的目标芯片相连,从而完成PS/2通信与控制 方面的接口实验。连接方式参见“结构图NO5B(图516)
第5章 EDA实验开发系统 (8) 目标芯片的声讯输出S1：可以通过在JP1B最上端是否 插短路帽来选择是否将扬声器接到目标芯片的SPEAKER(图5.2) 口上，即PIO50。如对于ispLSI1032，此口对应其I/O50(PIN5)， 对于FLEX10K，对应CLRn(PIN3)。 (9) J7：为PS/2接口。通过此接口，可以将PC机的键盘或 鼠标与GW48系统的目标芯片相连，从而完成PS/2通信与控制 方面的接口实验。连接方式参见“结构图NO.5B”(图5.16)