module Timing Specifications (Port List) Port Data Type Circuit Subprograms Declarations Declarations Functionality Instantiation task input Net Continuous Procedural function outpu Register AssignmentBlocks System Tasks inout assign initial parameter block Compiler Directives always www.pld.com.cn block
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esTc 设计中 【例1】半加器的 module module HalfAdder(A, B, sum, carry) input A, B output sum, carry assign #2 sum=A B assign #5 carry =a B endmodule 半加器 carry sum=A 6 B B sum carry= AB
设计中心 【例1】半加器的module module HalfAdder ( A, B, sum, carry); input A, B ; output sum, carry ; assign #2 sum = A ^ B ; assign #5 carry = A & B ; endmodule •半加器 sum=A⊕B carry = AB carry sum A B
esTc 设计中 关于时延 assign #2 sum=AB #2指2个时间单位 时延可以细分为两种类型: 1)语句间时延:语句执行的时延 sum=(A B)ACin it=A& cin 2)语句内时延:右边数值计算与左边赋值间的时延 sum=# 3(A B)cin
设计中心 关于时延 assign #2 sum = A ^ B ; #2指2个时间单位 时延可以细分为两种类型： 1) 语句间时延：语句执行的时延 sum = (A ^ B) ^ Cin; #4 T1 = A & Cin; 2) 语句内时延：右边数值计算与左边赋值间的时延 sum = #3 (A ^ B) ^ Cin;
esTc 设计中 关于时延(续) n时间单位通过编译指令与物理时间相关联 timescale 1ns/100ps 即:时延时间单位为1ns,时间精度为 100ps 时间精度 #5.21 ∥对应52ns #617对应62ns
设计中心 关于时延(续) 时间单位通过编译指令与物理时间相关联 ‘timescale 1ns/100ps ; 即：时延时间单位为1ns，时间精度为 100ps 时间精度 #5.21 // 对应5.2ns #6.17 // 对应6.2ns
esTc 设计中 Verilog主要描述方式 口数据流描述方式 口行为描述方式 口结构化描述方式
设计中心 Verilog主要描述方式 数据流描述方式 行为描述方式 结构化描述方式