esTc 设计中 veri|lg的主要能力 目基本逻辑门:内置and、or、nand等 口UDP创建的灵活性(组合逻辑、时序逻辑) 日开关级基本结构模型:内置pmos、nmos等 口端口到端口时延、路径时延、设计的时序检査 口三种描述方式:行为描述、数据流、结构化 口提供两类数据类型:线网类型、寄存器类型 目能够描述多层次设计(结构描述) 口设计规模可大可小
设计中心 Verilog的主要能力 基本逻辑门：内置and、or、nand等 UDP创建的灵活性（组合逻辑、时序逻辑） 开关级基本结构模型：内置pmos、nmos等 端口到端口时延、路径时延、设计的时序检查 三种描述方式：行为描述、数据流、结构化 提供两类数据类型：线网类型、寄存器类型 能够描述多层次设计（结构描述） 设计规模可大可小
esTc 设计中 Verilog的主要能力(续) 目人机对话方便(设计者与EDA工具间交互) 目设计能在多个抽象级别上描述:开关级、门级 RTL级、算法级等 目能够使用内置开关级原语对设计完整建模 口可以创建测试激励 Testbench 目在行为级描述中能运用:RTL、结构、算法 日内置逻辑函数:如&(按位与)、|(按位或) 目高级语言结构:「i语句、case语句、循环语句
设计中心 Verilog的主要能力（续） 人机对话方便（设计者与EDA工具间交互） 设计能在多个抽象级别上描述：开关级、门级、 RTL级、算法级等 能够使用内置开关级原语对设计完整建模 可以创建测试激励Testbench 在行为级描述中能运用：RTL、结构、算法 内置逻辑函数：如&（按位与）、|（按位或） 高级语言结构：if语句、case语句、循环语句
esTc 设计中 第二章 Verilog速成指南 口 Verilog主要参考书 口 Verilog的基本描述单位— module 口时延 口 Verilog主要描述方式 口 Verilog的仿真与测试
设计中心 第二章 Verilog速成指南 Verilog主要参考书 Verilog的基本描述单位——module 时延 Verilog主要描述方式 Verilog的仿真与测试
esTc 设计中 Verilog主要参考书 《 Verilog HDL硬件描述语言》, (美) J Bhasker著,徐振林等译, 机械工业出版社,2000 《 Verilog HDL数字系统设计及其应用》, 袁俊泉等编著,西电出版社,2002 《硬件描述语言 Verilog》(第四版), Phil Moorby等著,刘明业等译, 清华大学出版社,2001
设计中心 Verilog主要参考书 • 《 Verilog HDL硬件描述语言》， （美）J.Bhasker 著，徐振林 等译， 机械工业出版社，2000 • 《 Verilog HDL数字系统设计及其应用》， 袁俊泉 等编著，西电出版社，2002 • 《硬件描述语言Verilog》 (第四版) ， Phil Moorby 等著，刘明业 等译， 清华大学出版社，2001
esTc 设计中 Verilog的基本描述单位— module module module name(port list) port declarations data type declarations circuit functionality endmodule 注意:所有的关键字都小写
设计中心 Verilog的基本描述单位——module module module_name (port_list); port declarations data type declarations circuit functionality endmodule 注意：所有的关键字都小写