存取时间( access time): 写周期( write cycle):从加地址到一个字被 存储器內部存储操作全部完成的最大时间。 读周期( read cycle):从加地址到数据在数 据输出端出现的最大时间。 注意:各种信号必须满足器件要求的时序与 参数。特别是使能和地址信号必须先于读写信号 有效;读写信号必须保证足够时间;使能和地址 信号必须后于读写信号无效。 存储器性质 静态RAM( Static ram)(SRAM):内部 锁存器存储数据。不掉电,则数据保持有效。 动态RAM( Dynamic ram)(DRAM):二 进信息以电荷形式存储于内部电容器中。电容器 在MOS晶体管内部,所存电荷随时间放电,需 刷新( refreshing),间隔几毫秒。DRAM优点是 功耗小,集成度高。SRAM存取时间短,不需刷 新。 SRAM和DRAM均为易失性( volatile) 非易失存储器,如磁盘,ROM
存取时间（access time）： 写周期（write cycle）：从加地址到一个字被 存储器内部存储操作全部完成的最大时间。 读周期（read cycle）：从加地址到数据在数 据输出端出现的最大时间。 注意：各种信号必须满足器件要求的时序与 参数。特别是使能和地址信号必须先于读写信号 有效；读写信号必须保证足够时间；使能和地址 信号必须后于读写信号无效。 存储器性质 静态 RAM（Static RAM）（SRAM）：内部 锁存器存储数据。不掉电，则数据保持有效。 动态 RAM（Dynamic RAM）（DRAM）：二 进信息以电荷形式存储于内部电容器中。电容器 在 MOS 晶体管内部，所存电荷随时间放电，需 刷新（refreshing），间隔几毫秒。DRAM 优点是 功耗小，集成度高。SRAM 存取时间短，不需刷 新。 SRAM 和 DRAM 均为易失性（volatile）。 非易失存储器，如磁盘，ROM
6.3RAM集成电路 RAM的构成:RAM基片十附加控制电路。 m个字,每字n位的RAM基片由m×n二进存 储单元阵列和相关电路构成。 地址译码 存储单元 输出 地址 阵列 读写电路 输入 读写控制 控制电路:译码器。用于选择欲读写字。 读写电路。 输出逻辑。 逻辑化静态RAM存储单 元: Select B S=0:内容保持;输出C为0。 S=1:内容由B确定;输出G为0
6．3 RAM 集成电路 RAM 的构成：RAM 基片＋附加控制电路。 m 个字，每字 n 位的 RAM 基片由 m×n 二进存 储单元阵列和相关电路构成。 控制电路：译码器。用于选择欲读写字。 读写电路。 输出逻辑。 逻辑化静态 RAM 存储单元： B C B C S R QQ Select S=0：内容保持；输出 C 为 0。 S=1：内容由 B 确定；输出 C 为 0。 存储单元 阵 列 读 写 电 路 地 址 译 码 输出 输入 地址 读写控制