第5章通用时序电路模块及应用 ●重要的时序电路模块( SEQUENT|AL c|RCU| T MODELS)是构成数字系统和计算机的重 要组成部分,主要是寄存器和计数器。 寄存器常用于数字系统中数据的暂存和 传输。计数器除用于计数外,还对时序电路操作 序列的跟踪和控制发挥重要作用。它们同时都是 构成cPU的重要基础模块。 通用时序电路模块由门电路与触发器组 合构成,其特点是由多个或多级相同的单元电路 构成。 这些模块可用于构造标准的TL器件,也 可作为ⅥS|设计库中的功能块。 5.1寄存器( Registers) >用于数据存储。可用各类触发器构成。 >n位数据寄存器需用n个触发器。 寄存器必须附加组合逻辑电路以实现数据 的保持、更新和移动
第 5 章 通用时序电路模块及应用 ⚫ 重 要 的 时 序 电 路 模 块 （ SEQUENTIAL CIRCUIT MODELS）是构成数字系统和计算机的重 要组成部分，主要是寄存器和计数器。 ⚫ 寄存器常用于数字系统中数据的暂存和 传输。计数器除用于计数外，还对时序电路操作 序列的跟踪和控制发挥重要作用。它们同时都是 构成 CPU 的重要基础模块。 ⚫ 通用时序电路模块由门电路与触发器组 合构成，其特点是由多个或多级相同的单元电路 构成。 ⚫ 这些模块可用于构造标准的 TTL 器件，也 可作为 VLSI 设计库中的功能块。 5.1 寄存器 (Registers) ➢ 用于数据存储。可用各类触发器构成。 ➢ n 位数据寄存器需用 n 个触发器。 ➢ 寄存器必须附加组合逻辑电路以实现数据 的保持、更新和移动
5.1.寄存器的输入与输出 寄存器加载( loadi ng):并行或串行。 寄存器数据输出:并行和串行。并行输出 寄存器所存数据可同时访问,而串行输出一次只 能访问最低或最高位一位。 >寄存器与寄存器外部的数据交换四种型 式:并入并出;串入串出;并入串出;串入并出。 串行数据操作须花费多个时钟周期,但只须一条 数据传输线,并行数据操作只须一个时钟周期, 但需要多条数据传输线。 5.1.2寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例:图5.1 >D触发器构成。 并入并出。 >共同时钟端,正沿触发加载数据。 外部清0控制信号 Clear:低有效,异步。 将控制信号Cam和时钟信号合理配合使 用,可根据所需对寄存器进行数据并行加载和置 0操作 >符号表示图5.1(b)
5.1.1 寄存器的输入与输出 ➢ 寄存器加载（loading）：并行或串行。 ➢ 寄存器数据输出：并行和串行。并行输出 寄存器所存数据可同时访问，而串行输出一次只 能访问最低或最高位一位。 ➢ 寄存器与寄存器外部的数据交换四种型 式：并入并出；串入串出；并入串出；串入并出。 串行数据操作须花费多个时钟周期，但只须一条 数据传输线，并行数据操作只须一个时钟周期， 但需要多条数据传输线。 5.1.2 寄存器逻辑原理构成 可以用任何类型触发器构成寄存器。 例：图 5.1 ➢ D 触发器构成。 ➢ 并入并出。 ➢ 共同时钟端，正沿触发加载数据。 ➢ 外部清 0 控制信号 Clear ：低有效，异步。 ➢ 将控制信号 Clear 和时钟信号合理配合使 用，可根据所需对寄存器进行数据并行加载和置 0 操作 ➢ 符号表示图 5.1(b)
D Clock REG Clear d clear D R C inputs(clock inputs of flip-flops) D3 q3 (c)Load control input (a) logic diagram (d) Timing diagram 图51n位寄存器构成逻辑原理图 5.1.3寄存器的并行加载 寄存器加载控制(Load):时钟门控;数据 ]控。 时钟门控:加载控制信号控制触发器同步 时钟输入。图5.1(c)所示 >时钟门控的定时图如图5.1(d)所示
D C R D C R D C R D C R Q0 Q1 Q2 Q3 REG Clear D0 D1 D2 D3 Q0 Q1 Q2 Q3 (b)Symbol (c)Load control input C inputs(clock inputs of flip-flops) Load Clock D0 D1 D2 D3 Clock Clear (a)Logic diagram (d)Timing diagram Clock Load C inputs 图 5.1 n 位寄存器构成逻辑原理图 5.1.3 寄存器的并行加载 ➢ 寄存器加载控制(Load)：时钟门控;数据 门控。 ➢ 时钟门控:加载控制信号控制触发器同步 时钟输入。图 5.1（c）所示。 ➢ 时钟门控的定时图如图 5.1(d)所示
时钟门控缺陷: 加载控制信号的改变必须限制在时 钟的高电平期间(可靠); 2.控制时钟使各触发器的时钟不同步, 影响同步时序电路的系统工作。 推荐采用数据门控。 数据门控构成:图5.2 Load D C D DI C D2 DC D C Clock 图5.2数据门控型加载控制n位寄存器
➢ 时钟门控缺陷： 1．加载控制信号的改变必须限制在时 钟的高电平期间（可靠）； 2．控制时钟使各触发器的时钟不同步， 影响同步时序电路的系统工作。 推荐采用数据门控。 数据门控构成:图 5.2。 Q0 Q1 Q2 Q3 Load Clock D C D C D C D C D0 D1 D2 D3 图 5.2 数据门控型加载控制 n 位寄存器
数据门控是对触发器输入数据源进行控制。 例中加载信号控制外部输入数据和触发器 原来存储数据二数据源对触发器数据端的接入 在触发脉冲的作用下,加载信号选择接入外部数 据,寄存器执行加载新数据操作;选择接入触发 器原存储数据,执行数据保持操作。 52移位寄存器( Shift Registers) >寄存器中触发器级连,在共同时钟作用下数 据横向移动。 级连方式:左移;右移;双向。 >数据可串入串出。 >移位寄存器的触发器必须是边沿型。 5.2.1移位寄存器逻辑原理构成 例:SR触发器、n位、右移、串入串出。 串入 2 串出 B s Q O c R Q R Q 时钟 Clock
数据门控是对触发器输入数据源进行控制。 例中加载信号控制外部输入数据和触发器 原来存储数据二数据源对触发器数据端的接入。 在触发脉冲的作用下，加载信号选择接入外部数 据，寄存器执行加载新数据操作；选择接入触发 器原存储数据，执行数据保持操作。 5.2 移位寄存器 (Shift Registers) ➢ 寄存器中触发器级连，在共同时钟作用下数 据横向移动。 ➢ 级连方式：左移；右移；双向。 ➢ 数据可串入串出。 ➢ 移位寄存器的触发器必须是边沿型。 5.2.1 移位寄存器逻辑原理构成 例：SR 触发器、n 位、右移、串入串出。 A S Q R Q S Q R Q S Q R Q SO B 串入 时钟 Clock 串出 C C C 1 2 n