例2对半加器的实体描述: 半加器 EnTiTY half adder s GENERIc (tpd: time =2ns) PORT(a, b: IN Bit S, C: OUT Bit) ENd half adder 11
11 例2:对半加器的实体描述: 半加器 a b c s ENTITY half_adder IS GENERIC(tpd:time:=2ns); PORT(a,b:IN Bit; s,c:OUT Bit); END half_adder;
2构造体( Architecture) 作用:通过若干并行语句来描述实体的逻辑功能或 内部电路结构,从而建立实体输出与输入的关系。 格式为: ARCHITECTURE构造体名OF实体名s 说明语句; BEGIN 并行语句; END构造体名; 12
12 2.构造体（Architecture） 作用:通过若干并行语句来描述实体的逻辑功能或 内部电路结构,从而建立实体输出与输入的关系。 格式为： ARCHITECTURE 构造体名 OF 实体名 IS 说明语句； BEGIN END 构造体名； 并行语句；
例1162一个构造体的实例。 LIBRARY EEE USE IEEE Std logic 1164. all ENTITY logic Is PORT (a, b: IN std logic, W, X,y: OUT std logic); END logic, ARCHITECTURE behavior OF logic Is BEGIN y≤= a and b;W≤=aorb;x=“1; EnD behavior. 13
13 例11.6.2 一个构造体的实例。 LIBRARY IEEE USE IEEE.Std_logic_1164.all； ENTITY logic IS PORT（a,b:IN std_logic; w,x,y:OUT std_logic); END logic; ARCHITECTURE behavior OF logic IS BEGIN y<=a and b; w<=a or b; x<=‘1’; END behavior;
VHDL语言构造体的描述方式 1.行为描述方式 无需包含任何结构信息,只是对输入信号和输出信号 关系的描述。 行为描述方式是对系统数学模型的描述,其抽象 程度比其它两种描述方式更高。 在ⅤHDL语言中存在一些专门用于描述系统行为的 语句。 14
14 VHDL语言构造体的描述方式 1.行为描述方式 无需包含任何结构信息，只是对输入信号和输出信号 关系的描述。 行为描述方式是对系统数学模型的描述，其抽象 程度比其它两种描述方式更高。 在VHDL语言中存在一些专门用于描述系统行为的 语句
a 半加器的真值表为:0 0 C0001 ARCHITEC TURE beh ha of half adder s BEGIN c1: PROCESS(a, b) - PROCESS为进程语句,括号 内的信号是进程的激活条件 BEGIN IF a=1 and b= 1 Then c≤=1 ELSE c≤=0 END F. END PROCESS C1 15
15 ARCHITECTURE beh1_ha OF half_adder IS BEGIN c1:PROCESS(a,b) --PROCESS为进程语句，括号 --内的信号是进程的激活条件 BEGIN IF a='1' AND b='1' THEN c<='1'; ELSE c<='0'; END IF; END PROCESS c1; 半加器的真值表为： a b c s 0 0 0 1 1 0 1 1 0 0 0 1 0 1 1 0