规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合 「门级仿真、定时检查 输出门级网表 用VHDL设计系统硬件的过程
6 用VHDL设计系统硬件的过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合 门级仿真、定时检查 输出门级网表
11.2、VHDL基本构件 实体( Entity):描述所设计的系统的外部接口 信号; 构造体( Architecture):描述系统内部的结构 和行为,即电路的具体描述; 包集合( Package):存放各设计模块都能共享圄 的数据类型、常数和子程序等; 配置( Configuration):用于从库中选取所需 单元来组成系统设计的不同版本 库( Library):存放已经编译的实体、构造体、 包集合和配置;
7 11.2、VHDL基本构件 实体（Entity）：描述所设计的系统的外部接口 信号； 构造体（Architecture）:描述系统内部的结构 和行为,即电路的具体描述； 包集合（Package）:存放各设计模块都能共享 的数据类型、常数和子程序等； 配置（Configuration） :用于从库中选取所需 单元来组成系统设计的不同版本； 库（Library） :存放已经编译的实体、构造体、 包集合和配置；
1.实体( Entity 用来定义实体与外部的连接关系以及需传给实 体的参数 ENTITY实体名IS GENERIC(类属表)-将信息参数传输给实体 PORT(端口表)-实体的输入输出信号及其模式 END实体名;
8 1.实体（Entity） ENTITY 实体名 IS GENERIC(类属表) --将信息参数传输给实体 PORT(端口表) --实体的输入输出信号及其模式 END 实体名； 用来定义实体与外部的连接关系以及需传给实 体的参数
端口模式 模式 含 义 输入 OUT 输出(构造体内部不能再使用) INOUT 双向 BUFFER输出(构造体内部可再使用 LINKAGE 不指定方向,无论哪一个方向都可连接, 只用在文档中。 ③类型指定:在逻辑电路设计中,常用BI和 BIT VECTOR两种
9 端口模式 模 式 含 义 IN 输入 OUT 输出（构造体内部不能再使用） INOUT 双向 BUFFER 输出（构造体内部可再使用） LINKAGE 不指定方向，无论哪一个方向都可连接， 只用在文档中。 ③类型指定：在逻辑电路设计中，常用BIT和 BIT_VECTOR两种
Black-box p[7,0]q[7,0 Rst Co CLK 例1:对 Black-B0x实体的描述 ENTITY Black Box s PORT(rst, clk:IN std logic, d: IN std logic vector(7 DOWNTO 0); g: BUFFER std logic_ vector(7 DOWNTo O) Co: OUT std logic); END Black Box 10
10 例1: 对Black-Box实体的描述 ENTITY Black_Box IS PORT(rst,clk:IN std_logic; d:IN std_logic_vector(7 DOWNTO 0); q:BUFFER std_logic_vector(7 DOWNTO 0) co:OUT std_logic); END Black_Box; D[7,0] q[7,0] Rst co CLK Black-box