电源 可用DLEI、DLE2和DLE3指令控制功耗,以工 作在省电方式。 可以控制关断 CLKOUT输出信号
电源 ◼ 可用IDLEl、IDLE2和IDLE3指令控制功耗，以工 作在省电方式。 ◼ 可以控制关断CLKOUT输出信号
在片仿真接口 具有符合EE49.1标准的在片仿真接口 (JTAG) 速度 单周期定点指令的执行时间为25/20/15/12510 ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS
在片仿真接口 ◼ 具 有 符 合 IEEEll49.1 标 准 的 在 片 仿 真 接 口 （JTAG）。 速度 ◼ 单周期定点指令的执行时间为25/20/15/12.5/10- ns(40 MIPS/50 MIPS/66 MIPS/80 MIPS/100 MIPS)
System control Program address generaton Data address generation nterface logic(PAGEN) logic(DAGEN) PC IPTR. RC ARAUO ARAU1 BRC. RSA, REA ARC-AR7 ARP, BK DP, SP PAB DAB Peripheral interface EB 图2-1TMS320C54xDSP的内部硬件组成框图1 回本
返回本节 图2-1 TMS320C54x DSP的内部硬件组成框图1
EXP encoder Sign ct A40 Sign ctr Sion et Mult pher(17×17) MUX Barrel shifter ALU(4O) Fractonal MUX Legend: Accumu atOrA MUX B Accumulator B C cB data bus Adder(4D) D DB data bus E EB data COMP MSW/LSW M MAC uni P PB program bus E ZERO P SAT ROUND S Barret sh nter TRN T Register U ALU TC 图2-1TMS320C54XDSP的内部硬件组成框图2
图2-1 TMS320C54x DSP的内部硬件组成框图2
2.2TMs320c54X的总线结构 TMS320c54XDSP采用先进的哈佛结构并具有八 组总线,其独立的程序总线和数据总线允许同时 读取指令和操作数,实现高度的并行操作。 采用各自分开的数据总线分别用于读数据和写数 据,允许cPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许cPU同时访问程序指令和数据。 返回首页
2.2 TMS320C54x的总线结构 ◼ TMS320C54x DSP采用先进的哈佛结构并具有八 组总线，其独立的程序总线和数据总线允许同时 读取指令和操作数，实现高度的并行操作。 ◼ 采用各自分开的数据总线分别用于读数据和写数 据，允许CPU在同一个机器周期内进行两次读操 作数和一次写操作数。独立的程序总线和数据总 线允许CPU同时访问程序指令和数据。 返回首页