AA8、观察实验结果拨动4个拔码开关，可以看到数码管显示对应的数字。C五、实验报告1、用截屏或拍照的方式记录主要实验环节中观察到的现象；2、写出实验过程中出现的问题及解决方法：3、附加练习附加练习1：用两个数码管（接JP7和JP8）同时显示相同的数字，效果如图“两个数码管同时显示jpg”所示。（提示：数码管引脚见：“核心板布局.jpg")；附加练习2：将4位拔码开关的低两位（二进制）加上高两位（二进制）的和，显示在数码管（接JP7）上。例如：4位拔码开关输入为4'b0110，原来的显示结果为“6”，更改后的结果应为：2"b01+2"b10=“3
8、观察实验结果 拨动 4 个拔码开关，可以看到数码管显示对应的数字。 五、实验报告 1、用截屏或拍照的方式记录主要实验环节中观察到的现象； 2、写出实验过程中出现的问题及解决方法； 3、附加练习 附加练习 1：用两个数码管（接 JP7 和 JP8）同时显示相同的数字，效果如 图“两个数码管同时显示.jpg”所示。（提示：数码管引脚见：“核心板布局.jpg”）； 附加练习 2：将 4 位拔码开关的低两位（二进制）加上高两位（二进制）的 和，显示在数码管（接 JP7）上。例如：4 位拔码开关输入为 4'b0110，原来的显 示结果为“6”，更改后的结果应为：2'b01 + 2'b10 = “3
实验二Verilog基本逻辑电路设计一、实验目的3.通过实验掌握Verilog基本时序逻辑电路的设计方法；4.学习时钟分频电路的设计方法。二、实验仪器与器件>硬件：KONXIN实验教学系统，PC机：>软件：QuartusII12.1开发套件，WindowsXP/Windows7。三、实验内容完成一个具有异步复位、同步计数使能和可预置数据的十进制计数器，并将计数结果实时显示于7段数码管，同时在计数值为“9”期间，点亮一个LED灯。在此基础上，完成具有扩展功能的附加实验。四、实验原理及步骤实验原理：在输入时钟的上升沿计数，时钟、使能、预置控制信号由扩展板引入，复位键、7段数码管和LED灯位于核心板。实验步骤：9、创建工程，并编写Verilog程序：module cnTio(clk,rst,en,load,cout,data,led7s,ledo);input clk,en,rst,load;input [3:0] data;output cout;[6:0]led7s;outputoutput ledo;reg [3:0] dout;cout;regreg [6:0] led7s;always @(posedgeclk or negedge rst)beginif(!rst)dout<=o;else if (en)beginif(!load)dout <=data;elseif(dout<9)dout<=dout + l;else dout <=4b0000;endendalways@(dout)4'h9)cout=1‘b1;if(doutelse cout = 1'bo;
实验二 Verilog 基本逻辑电路设计 一、实验目的 3. 通过实验掌握 Verilog 基本时序逻辑电路的设计方法； 4. 学习时钟分频电路的设计方法。 二、实验仪器与器件 硬件：KONXIN 实验教学系统，PC 机； 软件：QuartusⅡ12.1 开发套件，Windows XP/Windows 7。 三、实验内容 完成一个具有异步复位、同步计数使能和可预置数据的十进制计数器，并将 计数结果实时显示于 7 段数码管，同时在计数值为“9”期间，点亮一个 LED 灯。 在此基础上，完成具有扩展功能的附加实验。 四、实验原理及步骤 实验原理： 在输入时钟的上升沿计数，时钟、使能、预置控制信号由扩展板引入，复位 键、7 段数码管和 LED 灯位于核心板。 实验步骤： 9、创建工程，并编写 Verilog 程序：
always @(dout)begincase(dout)4'b0000led7s7*b0111111;4'b0001<=led7s7b0000110;4b0010led7s7/b1011011;4b0011led7s<=7-b1001111;4b0100led7s<7b1100110;-4b0101led7s7'b1101101;.4b0110led7s价7-b1111101;-4b0111led7s<7'b0000111;4*b1000led7s7-b1111111;4b1001led7s价7'b1101111;44b1010<=led7s7b1110111;4b1011led7s7b1111100;<=4b1100led7s7b0111001;个-4b1101led7s7*b1011110;4/b1110led7s<=-b1111001;4b11111ed7s<7-b1110001;endcaseendendmodule10、连线及FPGA管脚分配（1）将实验箱左下角“标准时钟信号源”模块的1Hz时钟源飞线到核心板JP5插座的E9（clk）上；（2）将实验箱右下角“高低电平输出控制开关”模块J7插座的L7和L8分别飞线到核心板JP6的R16(en)和N16(load)上。（3）Kl：R9作为复位信号（rst）：（4）数码管接于JP7：LED：G2作为LED指示（cout）。管脚分配如下图所示：in_IclkPIN_E9InputoutcoutPIN_G2Outputindata[3]InputPIN_A9data[2]InputPINB9CPIN_B8data[1]InputPINA8data[0]InputinPIN_N16enInputoutled7[6]OutputPIN_A13outled7s[5]PINA14Outputout led7s[4]PIN_B13Outputoutled7s[3]PIN_C14Outputout led7s[2]OutputPIN_B14outled7s[1]OutputPIN_B16out led7s[0]OutputPIN_C15inloadInputPIN_R16nrstInputPINR9
10、 连线及 FPGA 管脚分配 （1）将实验箱左下角“标准时钟信号源”模块的 1Hz 时钟源飞线到核心板 JP5 插座的 E9（clk）上； （2）将实验箱右下角“高低电平输出控制开关”模块 J7 插座的 L7 和 L8 分 别飞线到核心板 JP6 的 R16(en)和 N16(load)上。 （3）K1：R9 作为复位信号（rst）； （4）数码管接于 JP7；LED：G2 作为 LED 指示（cout）。 管脚分配如下图所示：